基于增强并行口EPP的便携式高速数据采集系统
基于增强并行口epp的便携式高速数据采集系统
针对基于ｅｐｐ协议的并行端口设备开发的特点与趋势，开发了由ａ／ｄ转换器ａｄ１６７１和ｆｉｆｏ存储器ｉｄ７２０２构成的１．２５ｍｈｚ、１２ｂｉｔ的高速数据采集系统，并通过ｉｄｔ７２０２与ｅｐｐ的接口电路实现了采集数据的高速回传。介绍了ｅｐｐ协议和该采集系统工作原理。
关键词： 增强并行口（ｅｐｐ） 先进先出存储器（ｆｉｆｏ） ａ／ｄ转换器ａｄ１６７１
利用传统的标准并行口（ｓｐｐ）或ｒｓ２３２进行数据传输，其速度和灵活性受到很大限制。而增强型并行端口ｅｐｐ(ｅｎｈａｎｃｅｄ ｐａｒａｌｌｅｌ ｐｏｒｔ)不但与ｓｐｐ兼容，而且其最高传输速率可达ｉｓａ总线的能力（２ｍｈｚ）。由于便携式计算机日益普及，基于ｅｐｐ协议开发的便携式微机采集系统将会是一个发展趋势。
通常，低速的数据采集系统可不需要板上的数据缓存区。但当采集速率较高时，数据的回传将占用ｃｐｕ大量的时间，因而不可能进行其他的控制操作与数值处理，这时就需要足够的缓存区来存放数据。我们在设计高速数据采集系统时采用了ｆｉｆｏ(ｆｉｒｓｔ ｉｎ ｆｉｒｓｔ ｏｕｔ) ｉｄｔ７２０２?其管脚功能如图１所示。它不但提供了存储空间作为数据的缓冲，而且还在ｅｐｐ并行总线和ａ／ｄ转换器之间充当一弹性的存储器，因而无需考虑相互间的同步与协调。ｆｉｆｏ的优点在于读写时序要求简单，内部带有读写的环形指针，在对芯片操作时不需额外的地址信息。随着ｆｉｆｏ芯片存储量的不断增加和价格的不断下降，它将成为传统数据存储器件ｒａｍ、ｓｒａｍ等的有力替代者。方案中的ａ／ｄ转换器采用了ａｎａｌｏｇ ｄｅｖｉｃｅ 公司的ａｄ１６７１，最大采集速率可达１．２５ｍｈｚ、１２ｂｉｔ无漏码转换输出。
１ ｅｐｐ协议简介
ｅｐｐ协议与标准并行口协议兼容且能完成数据的双向传输，它提供了四种数据传送周期：数据写周期；数据读周期；地址写周期；地址读周期。
在设计中我们把数据周期用于便携机与采集板之间的数据传输，地址周期用于地址的传送与选通。表１列出了ｄｂ２５插座在ｅｐｐ协议中的各脚定义。
表1 epp信号定义
epp信号 方向 db25对应脚 描述
nwrite out 1 低电平写，高电平读
ndatastb out 14 低有效，数据读写
naddrstb out 17 低有效，地址读写
ad[8:1] bi 2～9 双向数据/地址线
gnd 18～25 地线
nreset out 16 低有效，外设复位
nintr in 10 外设中断，对主机产生
一个中断请求
nwait in 11 握手信号，低表示可以开始一个
读写周期，高表示可以
结束一个读写周期
userdfn in 12/13/15 根据不同外设灵活定义
图２是一个数据写周期的例子。
（１) 程序执行一个ｉ／ｏ写周期，写数据到ｐｏｒｔ４（ｅｐｐ数据寄存器）。
（２)ｎｗｒｉｔｅ变低，数据送到串行口上。
（３)由于ｎｗａｉｔ为低，表示可以开始一个数据写周期，ｎｄａｔａｓｔｂ变低。
（４)等待外设的握手信号（等待ｎｗａｉｔ变高）。
（５)ｎｄａｔａｓｔｂ变高，ｅｐｐ周期结束。
（６)ｉｓａ的ｉ／ｏ周期结束。
（７)ｎｗａｉｔ变低，表示可以开始下一个数据写周期。
可以看到，整个数据传送过程发生在一个ｉｓａ ｉ／ｏ周期内，所以用ｅｐｐ协议传送数据，系统可以获得接近ｉｓａ总线的传输率（５００ｋ～２ｍ ｂｙｔｅ／ｓ）。
２ ａｄ１６７１控制及采集系统工作原理
图３是ａｄ１６７１的ａｄ转换时序图。
ａｄ１６７１在ｅｎｃｏｄｅ信号上升沿开始ａ／ｄ转换，ｄａｖ信号在本次转换完成前一定时间变低，直到ｄａｖ出现上升沿表示本次转换结束。为防止数字噪声耦合带来的误差，ｅｎｃｏｄｅ信号应在ｄａｖ信号变低后５０ｎｓ内变低。系统中通过８２５４计数器对晶振进行分频来给ａｄ１６７１提供ｅｎｃｏｄｅ信号，以满足其工作时序的需要。系统原理图如图４所示。系统初始化时，向８２５４的ｃｌｏｃｋ０写入计数值，由此可以灵活改变采样间隔，同时写入ｃｌｏｃｋ１的计数值用来控制采样的个数。晶振采用５ｍｈｚ有源四脚晶振，ｄ触发器实现触发功能，系统工作原理如下：
系统初始化完成后，经地址译码器产生ａｄｄ２信号，使ｄ触发器状态翻转，由低变到高，８２５４计数使能端ｇａｔｅ０、ｇａｔｅ１变高，８２５４开始方式２的计数。当ｃｌｏｃｋ０的计数时间到时，发出一个宽度为一时钟周期的负脉冲，经反向送入ｅｎｃｏｄｅ，启动ａｄ１６７１进行ａ／ｄ转换。一次转换结束，利用ｄａｖ信号将转换的数据写入ｉｄｔ７２０２，同时ｃｌｏｃｋ１计数一次。当ｃｌｏｃｋ１计数时间到后，发出一个脉冲，用来实现对ｄ触发器的清零，使ｇａｔｅ０、ｇａｔｅ１变低，停止ａｄ１６７１转换，完成一次系统的采集工作。
３ ｆｉｆｏ与ｅｐｐ的接口电路
图５是ｅｐｐ与ｉｄｔ７２０２的接口电路。
此电路是基于ｅｐｐ１．９设计的。ｎｄａｔａｓｔｂ与ｎａｄｄｓｔｂ组合产生ｎｗａｉｔ回送信号，实现连锁握手。方案中分别用数据读周期、地址读周期对１＃ｆｉｆｏ、２＃ｆｉｆｏ进行读取。ｅｐｐ模式设定后，对ｆｉｆｏ存储器的读取非常简单。通过产生一个单ｉ／ｏ读指令到“基址＋４”，ｅｐｐ控制器就会产生所需的选通信号，用ｅｐｐ数据读周期传送数据。对“基址＋３”的ｉ／ｏ操作，可产生地址周期信号。
ｃ语言指令如下：
读一个字节数据：ｄａｔａ＝ｉｎｐｏｒｔｂ（ｂａｓｅ＿ａｄｄｒ＋４）；
读一个字节地址： ｄａｔａ＝ｉｎｐｏｒｔｂ（ｂａｓｅ＿ａｄｄｒ＋３）；
实际应用中ｆｉｆｏ的存取时间达到ｎｓ 级，ｅｐｐ的速度也接近ｉｓａ总线的速率。上述接口电路属于高频，电路设计要注意消除干扰。ｆｉｆｏ的读写信源应尽量靠近ｆｉｆｏ，没用到的数据输入端应接地或ｖｃｃ等。
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通常，低速的数据采集系统可不需要板上的数据缓存区。但当采集速率较高时，数据的回传将占用ｃｐｕ大量的时间，因而不可能进行其他的控制操作与数值处理，这时就需要足够的缓存区来存放数据。我们在设计高速数据采集系统时采用了ｆｉｆｏ(ｆｉｒｓｔ ｉｎ ｆｉｒｓｔ ｏｕｔ) ｉｄｔ７２０２?其管脚功能如图１所示。它不但提供了存储空间作为数据的缓冲，而且还在ｅｐｐ并行总线和ａ／ｄ转换器之间充当一弹性的存储器，因而无需考虑相互间的同步与协调。ｆｉｆｏ的优点在于读写时序要求简单，内部带有读写的环形指针，在对芯片操作时不需额外的地址信息。随着ｆｉｆｏ芯片存储量的不断增加和价格的不断下降，它将成为传统数据存储器件ｒａｍ、ｓｒａｍ等的有力替代者。方案中的ａ／ｄ转换器采用了ａｎａｌｏｇ ｄｅｖｉｃｅ 公司的ａｄ１６７１，最大采集速率可达１．２５ｍｈｚ、１２ｂｉｔ无漏码转换输出。
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在设计中我们把数据周期用于便携机与采集板之间的数据传输，地址周期用于地址的传送与选通。表１列出了ｄｂ２５插座在ｅｐｐ协议中的各脚定义。
表1 epp信号定义
epp信号 方向 db25对应脚 描述
nwrite out 1 低电平写，高电平读
ndatastb out 14 低有效，数据读写
naddrstb out 17 低有效，地址读写
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结束一个读写周期
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（２)ｎｗｒｉｔｅ变低，数据送到串行口上。
（３)由于ｎｗａｉｔ为低，表示可以开始一个数据写周期，ｎｄａｔａｓｔｂ变低。
（４)等待外设的握手信号（等待ｎｗａｉｔ变高）。
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