Verilog HDL语言的文件调用问题：include使用方法介绍
verilog中可以使用预处理命令 `include “文件名” 来包含新文件。`include “文件名”的位置需要在 module声明之后。
这里举个例子便于大家理解，param.h存放了参数lenth，顶层mult.v使用了它。
mult.v代码如下
1 module mult （
2 input clk,
3 input rst,
4 input ［lenth-1:0］ a,
5 input ［lenth-1:0］ b,
6 output ［lenth-1:0］ c
7 ）;
8
9 `include “param.h”
10
11 reg ［lenth-1:0］ c_reg;
12
13 always@（posedge clk or negedge rst）
14 if（rst == 1‘b0）begin
15 c_reg <= 32’b0;
16 end
17 else begin
18 c_reg <= a*b;
19 end
20
21 assign c = c_reg;
22
23 endmodule24
param.h代码如下
1 parameter lenth = 32;
综合之后rtl图
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5 input ［lenth-1:0］ b,
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7 ）;
8
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10
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12
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16 end
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22
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