FPGA常用运算模块-乘加器
本文是本系列的第三篇，本文主要介绍fpga常用运算模块-乘加器，xilinx提供了相关的ip以便于用户进行开发使用。
乘加器
乘加器核提供使用dsp片的乘加实现。 它执行两个操作数的乘法，并将全精度乘积加(或减)到第三个操作数，执行p = c +/- a * b的操作。 乘加器模块对有符号或无符号数据进行操作。 该模块可以流水线化。 支持二补符号和无符号操作。 支持从1到52位无符号或2到53位有符号的乘数输入和从1到105位无符号或2到106位有符号的加减操作数输入。 可选时钟启用和同步清除。
乘加器ip在许多配置中比单独的乘和加操作更有效，因为它使用dsp48原语。 可以在许多应用程序中使用这个ip，特别是那些基于多项式算法的应用程序，如fir和iir实现。
ip核图示以及端口介绍
name i/o description
a[n:0] input a输入(乘法操作数1)
b[m:0] input b输入(乘法操作数2)
c[l:0] input c输入(加减操作数)
pcin input 级联输入
subtract input 控制加/减操作(1=减法，0=加法)
ce input 时钟使能 (高有效)
clk input 时钟信号，上升沿有效
sclr input 同步复位，高有效
pcout output 输出级联
p[q:0] output 输出端口
操作指南
流水操作
乘法器核心考虑了两种不同的延迟路径; 一个是从a和b输入到p输出，另一个是从c/pcin输入到p输出。 这些延迟被定义为a:b - p延迟和c - p延迟。
这些延迟只能采用两个值：0 表示无延迟或 -1 表示最大/最佳延迟。 如果这两个延迟中的任何一个指定为 -1，则它们都被视为 -1； 对于完全组合的设计，两者都必须设置为 0。
级联的pcin端口的使用也会影响延迟。
不用级联输入：
使用级联输入：
下图显示了乘加器的内部结构，在内部相当于引用了一个乘法器和一个加减法器。 从该结构中可以清楚的看出，a:b - p 延时和c - p延时路径。
数据调整
当传递给ip输入时，所有输入都是右对齐的。 必须设置输入的正确 lsb 或 msb 填充或符号扩展（相当于二进制小数点）。
在乘法加法器中，乘法器输出没有截断或舍入； 这是一个完整的精确结果。 c 输入被添加到乘积中。 下面的例子实现了切片操作的功能。 切片选取输出的0到11位。
向量相乘的例子
图3-4(单dsp片实现)和图3-5(多dsp片实现)实现了一个简单的矢量乘法。在3-4图中，如果使用单dsp片实现向量相乘，则按照该图示连接进行实现。采用级联操作，将级联是输入输出相互连接。此时不能进行设置c的输入。
在3-5图中，如果使用多dsp片实现，则按照该图示连接进行实现。此时可以进行设置c的输入，级联操作通过连接p和c端相互连接。
乘加器ip配置
在乘加器ip配置界面，可以对输入输出的位宽进行配置，以及相关ip的配置。
a/b input width ：设置端口a或者b输入的宽度。有效的范围是1 ~ 52无符号和2 ~ 53有符号。默认值为18。该值在ip中自动设置，可以手动设置。
c input width ：设置端口c(加/减操作数)输入的宽度。有效的范围是1到105无符号和2到106有符号。默认值为48。该值在ip中自动设置，可以手动设置。
a/b/c input type :设置端口a、b 、c数据的类型。0表示有符号，1表示无符号。默认值为0。该值在ip中自动设置，可以手动设置。
output msb / output lsb ：设置输出的切片位宽范围。
use pcin ：当该参数设置为1时，使用pcin 端口。 pcin 端口是 加法器/减法器操作数的级联输入端口。设置为0时，pcin 端口为 忽略。设置为 1 时，c 输入宽度限制为 48 位。
sync control ce priority ：此参数控制 sclr和ce信号的优先级当该信号为0时，sync control ce priority。当该信号为1时，sclr 仅在 ce 为高电平时有效。这默认值为0。
a:b - p latency : a、b端口到输出端口p的时延。 取值如下: -1, 0。 默认值为-1。
c - p latency ：从 c 或 pcin 端口到输出端口 p 的延迟。 取值如下: -1, 0。 默认值为-1。
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a[n:0] input a输入(乘法操作数1)
b[m:0] input b输入(乘法操作数2)
c[l:0] input c输入(加减操作数)
pcin input 级联输入
subtract input 控制加/减操作(1=减法，0=加法)
ce input 时钟使能 (高有效)
clk input 时钟信号，上升沿有效
sclr input 同步复位，高有效
pcout output 输出级联
p[q:0] output 输出端口
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这些延迟只能采用两个值：0 表示无延迟或 -1 表示最大/最佳延迟。 如果这两个延迟中的任何一个指定为 -1，则它们都被视为 -1； 对于完全组合的设计，两者都必须设置为 0。
级联的pcin端口的使用也会影响延迟。
不用级联输入：
使用级联输入：
下图显示了乘加器的内部结构，在内部相当于引用了一个乘法器和一个加减法器。 从该结构中可以清楚的看出，a:b - p 延时和c - p延时路径。
数据调整
当传递给ip输入时，所有输入都是右对齐的。 必须设置输入的正确 lsb 或 msb 填充或符号扩展（相当于二进制小数点）。
在乘法加法器中，乘法器输出没有截断或舍入； 这是一个完整的精确结果。 c 输入被添加到乘积中。 下面的例子实现了切片操作的功能。 切片选取输出的0到11位。
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在3-5图中，如果使用多dsp片实现，则按照该图示连接进行实现。此时可以进行设置c的输入，级联操作通过连接p和c端相互连接。
乘加器ip配置
在乘加器ip配置界面，可以对输入输出的位宽进行配置，以及相关ip的配置。
a/b input width ：设置端口a或者b输入的宽度。有效的范围是1 ~ 52无符号和2 ~ 53有符号。默认值为18。该值在ip中自动设置，可以手动设置。
c input width ：设置端口c(加/减操作数)输入的宽度。有效的范围是1到105无符号和2到106有符号。默认值为48。该值在ip中自动设置，可以手动设置。
a/b/c input type :设置端口a、b 、c数据的类型。0表示有符号，1表示无符号。默认值为0。该值在ip中自动设置，可以手动设置。
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use pcin ：当该参数设置为1时，使用pcin 端口。 pcin 端口是 加法器/减法器操作数的级联输入端口。设置为0时，pcin 端口为 忽略。设置为 1 时，c 输入宽度限制为 48 位。
sync control ce priority ：此参数控制 sclr和ce信号的优先级当该信号为0时，sync control ce priority。当该信号为1时，sclr 仅在 ce 为高电平时有效。这默认值为0。
a:b - p latency : a、b端口到输出端口p的时延。 取值如下: -1, 0。 默认值为-1。
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