基于FPGA的并行处理实现数字中频设计
数字中频
所谓中频，顾名思义，是指一种中间频率的信号形式。中频是相对于基带信号和射频信号来讲的，中频可以有或多级，它是基带和射频之间过渡的桥梁。
如图1所示，中频部分用数字方式来实现就称之为数字中频。数字中频技术通常包括上下变频(duc/ddc)、波峰因子衰减(cfr)和数字预失真(dpd)。
duc/ddc
duc实现了从“复”基带(baseband)信号到“实”带通(passband)信号的转换。输入的复基带信号采样率相对较低，通常是数字调制的符号率。基带信号经过滤波，然后被转换成一个更高的采样率，从而调制到nco的中频载波频率。
duc通常需要完成频谱整型(pulse shaping)，然后调制到中频载波，以便于经由dac驱动后面的模拟转换器。
在图2中，通道滤波器(channel filter)完成基带信号的频谱整型，通常由fir实现。插值(interpolation)部分完成信号采样率变换和滤波功能，可以采用cic或者fir实现。对于一个窄带信号，如果需要高倍采样率变换，那么cic将是非常合适的，无论是在实现性能或是资源节省方面，cic都将优于fir。
nco是一个数控振荡器，也叫dds，可以用来产生一对相互正交的正弦和余弦载波信号，与插值(增加采样率)以后的基带信号混频，完成频谱上搬。
与duc相反，ddc基本上完成了以下几个工作：
1. 频谱下搬：将adc送来的数字信号有用频谱，从中频搬移到基带
2. 采样率降低：将频谱搬移后的数据从adc的高速采样率降低到一个合适的采样速率水平，通过抽取(decimation)实现。
3. 通道滤波：在将i/q信号送入基带处理以前，需要再对其进行滤波
实际上，数字上下变频技术应用非常广泛，其在无线通信、有线电视网络(cable modem)、数字电视广播(dvb)、医学成像设备(超声)，以及军事领域当中，都是不可或缺的功能。
cfr
目前许多无线通信系统，如wcdma、wimax，其中频信号通常由多个独立的基带信号相加而成。合成的中频信号有较大的峰均比(peak-to-average ratio)，并符合高斯分布。而通常功放(pa)的线性区是有限的，较大par的中频信号对应的pa的工作范围将被缩小，从而引起pa效率的降低。因此在pa之前减小中频信号的par是非常重要的。波峰因子衰减(cfr)正是用来完成这一功能的，它将有利于保证pa输出的线性度，降低带外辐射，提高pa效率。
目前，中频采用的cfr算法有：波峰箝位(clip)，波峰修整(peak windowing)和波峰消减(peak cancellation)。其中波峰修整方式的性能和可实现性都较为适中。波峰消减相对于波峰修整有较好的带外特性，但需消耗更多的fpga资源。
dpd
在无线通信系统中，往往需要pa的输出具有很高的线性度以满足空中接口标准的苛刻要求，而线性功放又非常昂贵。为了尽可能提升pa的输出效率和降低成本，必须校正pa的非线性特性，而对pa的输入信号进行预失真处理是一个不错的选择。
dpd实现方式分为查找表(lut)和多项式(polynomial)两类。两种算法的优缺点如表1所示。
fpga实现优势
fpga实现数字中频
随着wimax/lte等宽带无线通信技术的逐渐成熟，对无线设备数字中频带宽的要求也越来越高。同时如mimo等多天线技术日渐广泛应用，数字中频的通道数也在迅速增加。
对于如此大的运算带宽需求，许多dsp处理器难以满足实际应用，而专用芯片(assp)又缺乏相应的灵活性。采用fpga实现数字中频，能够很好的协调处理能力和灵活性之间的矛盾。同时altera公司针对3g/4g等应用开发了大量的数字中频参考设计和ip，简化了设计者的开发难度，缩短了设计周期。
fpga器件属于硬件，它的特点是比较适合速度较高、逻辑关系不复杂的数据通路实现。
通过我们对前面ddc和duc功能的分析，我们发现实现ddc/duc的模块和运算主要有cic/fir滤波、nco、插值/抽取、混频。这些基本上属于算法简单、但计算速度较高的处理，非常适合于fpga的实现。
从另一个角度讲，fpga相比dsp处理器的优势是并行构架。一个ddc/duc模块完成以后，只要做简单的复制，就可以扩展到多路ddc/duc。同时，一个adc/dac器件可以连接多个通道的ddc/duc，从而可以轻松支持多载波(multi-carrier)系统。
而有时候fpga内部的资源有限，多路ddc/duc甚至可以做时分复用，公用一块ddc/duc的电路，当然电路工作时钟也需要提高相应的倍数，只要在该fpga性能允许范围以内就可以了。altera拥有支持包括wcdm a，td-scdma，和wimax的参考设计。
cfr电路的计算量较大，例如td-scdma，采样率从61.44mhz～92.16mhz，基于fpga的并行处理可以轻松完成。
多项式dpd分为前向和反向模块，前向模块为预失真器，由多个fir滤波器组成，非常适合硬件fpga实现，altera的ip核可以提供完善的fir支持。反向模块为特定的收敛算法，如lms、rls，altera都可以提供相应的参考设计。其中，对于rls，altera的参考设计采用qr分解方式，缩短了收敛时间，提高了算法的稳定性。
altera提供的资源
altera公司除了在器件设计上考虑了数字中频应用的实际情况外，也在ip核、控制粘合逻辑、接口逻辑、设计工具和流程，以及参考设计方面做了大量的工作。
在fpga器件资源上，altera的cyclone和stratix系列在内嵌存储器和乘累加模块方面，无论是数量还是速度都有较大程度的提高。
在dsp的ip核组件方面，altera能提供包括fir，nco，cic，cordic等功能组件。为了方便用户的系统集成，同时还提供了用于这些模块之间互联的统一接口：avalon streaming(avalon-st)接口。另外，为了多通道的复用和解复用，altera还设计了avalon-st接口的包格式转换器(packet format converter)，用于将输入的单个或多个avalon-st通道与输出的单个或多个avalon-st通道提供时间和空间接口，用于多通道的复用与解复用。
在一些需要灵活性的领域，比如dpd，altera的nios ii嵌入式处理器正好可以发挥功用，例如，在dpd的反馈路径上，它可以帮助用户灵活增加自己的插值例程。nios ii嵌入式处理器还可帮助系统做一些数据统计、参数重配以及其它管理工作。
在设计验证工具和流程方面，altera力推matlab/simulink+dsp builder+quartus ii的一体化设计流程。如图3所示。
同时simulink还可以集成modelsim和fpga内嵌逻辑分析仪signaltap-ii来协助用户做功能仿真、调试。另外，硬件在环(hardware in loop)功能方面可以帮助用户在实际硬件上验证设计算法，同时也加速了验证的速度。
参考设计
wimax duc/ddc
altera的wimax ddc/duc参考设计是基于1024点fft的ofdm设计的，其工作带宽是10mhz。基带信号的采样率是11.424msps，也就是符号率(symbol rate)。中频信号的采样率是91.392msps。从基带到中频，总共需要8倍的采样率变化。
我们前面讲过，cic适合于窄带高倍变换领域，而这里只需要8倍变换，同时有用信号带宽是10mhz，因此采用fir做抽取或插值滤波是更好的选择。
如图4所示，在功能划分时，我们考虑实现的资源和效率，将整形滤波和抽取插值滤波分为3个fir来设计：g(z)负责频谱整形，通常是根升余弦(rrc)滤波器;q(z)负责2倍抽取或插值滤波;p(z)负责4倍抽取或插值滤波。
为了节省fpga资源，提高性能，我们将工作频率的g(z)设计成111阶fir，其过渡带窄;q(z)其次，79阶;而p(z)只有39阶，其工作频率。三个滤波器的组合响应如图5所示，完全满足wimax所要求的模板(mask)。
在具体fpga实现上，我们考虑i/q两路的滤波特性完全一致，为了节省器件资源，我们将i/q两路的三级fir作复用。请参考图6。
在ddc上，我们首先将91.392msps的中频信号通过过采样(oversample)变为182.784msps的连续两个时钟周期的相同信号，分别和nco混频，经过三级fir，终得到两路11.424msps的i/q信号。
在duc上，fir分别工作在 22.848msps、45.696msps和 182.784msps。，将混频的两路iq信号相加，得到一个带通的实数信号，采样率为91.392msps。
在多通道的复用/解复用上，我们使用altera的avalon-st包格式转换模块(pfc)来做模块互联。
wimax基站中典型的要求为2个发送天线和4个接收天线，而该参考设计也可以支持2个发送天线和4个接收天线的方式。
通过对参考设计的仿真验证，duc的相对星座误差(relative constellation error)大大好于规定值。比如，在64qam 3/4码率时，测量的rce为-55.29db。ddc的接受灵敏度和邻道抑制(adjacent channel rejection)指标都远好于所要求的值。
wimax cfr
wimax系统对cfr提出了更高的要求。由于采用了64qam调制方式，误差矢量幅度(evm)要求《3%，对峰均比(par)和邻频道泄漏比(aclr)也有更严格的要求。altera的wimax cfr方案采用美国乔治亚科技学院的约束钳位算法(constrained clipping)，其evm《3%，par削减》5db，而且信号带外扩散极小。参考图7。
wimax dpd
wimax的中频带宽超过10mhz，同时需要引入lms/rls等自适应算法，对整个dpd模块的dsp处理能力和灵活度提出了很高的要求。采用altera的“片内处理器nios ii+fpga硬件协处理单元”方式可以很好的满足设计要求。
如图8所示，前向模块为预失真器，由多个fir滤波器组成。在反向链路中，我们收集一套64个样本在“样本缓存”中，nios嵌入式处理器可以帮助计算cordic的输入，cordic加速器完成qr分解工作。nios然后进行倒转代换，更新前向链路中fir滤波器的系数。采用软处理器nios+cordic加速器的方式来完成qrd_rls的上三角矩阵运算，具有很好的灵活性，我们可以调节cordic加速器的数目以提高反向模块的数据吞吐率。
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duc/ddc
duc实现了从“复”基带(baseband)信号到“实”带通(passband)信号的转换。输入的复基带信号采样率相对较低，通常是数字调制的符号率。基带信号经过滤波，然后被转换成一个更高的采样率，从而调制到nco的中频载波频率。
duc通常需要完成频谱整型(pulse shaping)，然后调制到中频载波，以便于经由dac驱动后面的模拟转换器。
在图2中，通道滤波器(channel filter)完成基带信号的频谱整型，通常由fir实现。插值(interpolation)部分完成信号采样率变换和滤波功能，可以采用cic或者fir实现。对于一个窄带信号，如果需要高倍采样率变换，那么cic将是非常合适的，无论是在实现性能或是资源节省方面，cic都将优于fir。
nco是一个数控振荡器，也叫dds，可以用来产生一对相互正交的正弦和余弦载波信号，与插值(增加采样率)以后的基带信号混频，完成频谱上搬。
与duc相反，ddc基本上完成了以下几个工作：
1. 频谱下搬：将adc送来的数字信号有用频谱，从中频搬移到基带
2. 采样率降低：将频谱搬移后的数据从adc的高速采样率降低到一个合适的采样速率水平，通过抽取(decimation)实现。
3. 通道滤波：在将i/q信号送入基带处理以前，需要再对其进行滤波
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cfr
目前许多无线通信系统，如wcdma、wimax，其中频信号通常由多个独立的基带信号相加而成。合成的中频信号有较大的峰均比(peak-to-average ratio)，并符合高斯分布。而通常功放(pa)的线性区是有限的，较大par的中频信号对应的pa的工作范围将被缩小，从而引起pa效率的降低。因此在pa之前减小中频信号的par是非常重要的。波峰因子衰减(cfr)正是用来完成这一功能的，它将有利于保证pa输出的线性度，降低带外辐射，提高pa效率。
目前，中频采用的cfr算法有：波峰箝位(clip)，波峰修整(peak windowing)和波峰消减(peak cancellation)。其中波峰修整方式的性能和可实现性都较为适中。波峰消减相对于波峰修整有较好的带外特性，但需消耗更多的fpga资源。
dpd
在无线通信系统中，往往需要pa的输出具有很高的线性度以满足空中接口标准的苛刻要求，而线性功放又非常昂贵。为了尽可能提升pa的输出效率和降低成本，必须校正pa的非线性特性，而对pa的输入信号进行预失真处理是一个不错的选择。
dpd实现方式分为查找表(lut)和多项式(polynomial)两类。两种算法的优缺点如表1所示。
fpga实现优势
fpga实现数字中频
随着wimax/lte等宽带无线通信技术的逐渐成熟，对无线设备数字中频带宽的要求也越来越高。同时如mimo等多天线技术日渐广泛应用，数字中频的通道数也在迅速增加。
对于如此大的运算带宽需求，许多dsp处理器难以满足实际应用，而专用芯片(assp)又缺乏相应的灵活性。采用fpga实现数字中频，能够很好的协调处理能力和灵活性之间的矛盾。同时altera公司针对3g/4g等应用开发了大量的数字中频参考设计和ip，简化了设计者的开发难度，缩短了设计周期。
fpga器件属于硬件，它的特点是比较适合速度较高、逻辑关系不复杂的数据通路实现。
通过我们对前面ddc和duc功能的分析，我们发现实现ddc/duc的模块和运算主要有cic/fir滤波、nco、插值/抽取、混频。这些基本上属于算法简单、但计算速度较高的处理，非常适合于fpga的实现。
从另一个角度讲，fpga相比dsp处理器的优势是并行构架。一个ddc/duc模块完成以后，只要做简单的复制，就可以扩展到多路ddc/duc。同时，一个adc/dac器件可以连接多个通道的ddc/duc，从而可以轻松支持多载波(multi-carrier)系统。
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cfr电路的计算量较大，例如td-scdma，采样率从61.44mhz～92.16mhz，基于fpga的并行处理可以轻松完成。
多项式dpd分为前向和反向模块，前向模块为预失真器，由多个fir滤波器组成，非常适合硬件fpga实现，altera的ip核可以提供完善的fir支持。反向模块为特定的收敛算法，如lms、rls，altera都可以提供相应的参考设计。其中，对于rls，altera的参考设计采用qr分解方式，缩短了收敛时间，提高了算法的稳定性。
altera提供的资源
altera公司除了在器件设计上考虑了数字中频应用的实际情况外，也在ip核、控制粘合逻辑、接口逻辑、设计工具和流程，以及参考设计方面做了大量的工作。
在fpga器件资源上，altera的cyclone和stratix系列在内嵌存储器和乘累加模块方面，无论是数量还是速度都有较大程度的提高。
在dsp的ip核组件方面，altera能提供包括fir，nco，cic，cordic等功能组件。为了方便用户的系统集成，同时还提供了用于这些模块之间互联的统一接口：avalon streaming(avalon-st)接口。另外，为了多通道的复用和解复用，altera还设计了avalon-st接口的包格式转换器(packet format converter)，用于将输入的单个或多个avalon-st通道与输出的单个或多个avalon-st通道提供时间和空间接口，用于多通道的复用与解复用。
在一些需要灵活性的领域，比如dpd，altera的nios ii嵌入式处理器正好可以发挥功用，例如，在dpd的反馈路径上，它可以帮助用户灵活增加自己的插值例程。nios ii嵌入式处理器还可帮助系统做一些数据统计、参数重配以及其它管理工作。
在设计验证工具和流程方面，altera力推matlab/simulink+dsp builder+quartus ii的一体化设计流程。如图3所示。
同时simulink还可以集成modelsim和fpga内嵌逻辑分析仪signaltap-ii来协助用户做功能仿真、调试。另外，硬件在环(hardware in loop)功能方面可以帮助用户在实际硬件上验证设计算法，同时也加速了验证的速度。
参考设计
wimax duc/ddc
altera的wimax ddc/duc参考设计是基于1024点fft的ofdm设计的，其工作带宽是10mhz。基带信号的采样率是11.424msps，也就是符号率(symbol rate)。中频信号的采样率是91.392msps。从基带到中频，总共需要8倍的采样率变化。
我们前面讲过，cic适合于窄带高倍变换领域，而这里只需要8倍变换，同时有用信号带宽是10mhz，因此采用fir做抽取或插值滤波是更好的选择。
如图4所示，在功能划分时，我们考虑实现的资源和效率，将整形滤波和抽取插值滤波分为3个fir来设计：g(z)负责频谱整形，通常是根升余弦(rrc)滤波器;q(z)负责2倍抽取或插值滤波;p(z)负责4倍抽取或插值滤波。
为了节省fpga资源，提高性能，我们将工作频率的g(z)设计成111阶fir，其过渡带窄;q(z)其次，79阶;而p(z)只有39阶，其工作频率。三个滤波器的组合响应如图5所示，完全满足wimax所要求的模板(mask)。
在具体fpga实现上，我们考虑i/q两路的滤波特性完全一致，为了节省器件资源，我们将i/q两路的三级fir作复用。请参考图6。
在ddc上，我们首先将91.392msps的中频信号通过过采样(oversample)变为182.784msps的连续两个时钟周期的相同信号，分别和nco混频，经过三级fir，终得到两路11.424msps的i/q信号。
在duc上，fir分别工作在 22.848msps、45.696msps和 182.784msps。，将混频的两路iq信号相加，得到一个带通的实数信号，采样率为91.392msps。
在多通道的复用/解复用上，我们使用altera的avalon-st包格式转换模块(pfc)来做模块互联。
wimax基站中典型的要求为2个发送天线和4个接收天线，而该参考设计也可以支持2个发送天线和4个接收天线的方式。
通过对参考设计的仿真验证，duc的相对星座误差(relative constellation error)大大好于规定值。比如，在64qam 3/4码率时，测量的rce为-55.29db。ddc的接受灵敏度和邻道抑制(adjacent channel rejection)指标都远好于所要求的值。
wimax cfr
wimax系统对cfr提出了更高的要求。由于采用了64qam调制方式，误差矢量幅度(evm)要求《3%，对峰均比(par)和邻频道泄漏比(aclr)也有更严格的要求。altera的wimax cfr方案采用美国乔治亚科技学院的约束钳位算法(constrained clipping)，其evm《3%，par削减》5db，而且信号带外扩散极小。参考图7。
wimax dpd
wimax的中频带宽超过10mhz，同时需要引入lms/rls等自适应算法，对整个dpd模块的dsp处理能力和灵活度提出了很高的要求。采用altera的“片内处理器nios ii+fpga硬件协处理单元”方式可以很好的满足设计要求。
如图8所示，前向模块为预失真器，由多个fir滤波器组成。在反向链路中，我们收集一套64个样本在“样本缓存”中，nios嵌入式处理器可以帮助计算cordic的输入，cordic加速器完成qr分解工作。nios然后进行倒转代换，更新前向链路中fir滤波器的系数。采用软处理器nios+cordic加速器的方式来完成qrd_rls的上三角矩阵运算，具有很好的灵活性，我们可以调节cordic加速器的数目以提高反向模块的数据吞吐率。
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