芯片设计全流程概述
来源：大同学吧 - 蛙哥
芯片设计分为前端设计和后端设计，前端设计（也称逻辑设计）和后端设计（也称物理设计）并没有统一严格的界限，涉及到与工艺有关的设计就是后端设计。
1、规格制定
芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。
2、详细设计
fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。
3、hdl编码
使用硬件描述语言（vhdl，verilog hdl，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过hdl语言描述出来，形成rtl（寄存器传输级）代码。
4、仿真验证
仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求 。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。
5、逻辑综合――design compiler仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的hdl代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。 逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）。
逻辑综合工具synopsys的design compiler。
6、sta
static timing analysis（sta），静态时序分析，这也属于验证范畴，它主要是 在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。
sta工具有synopsys的prime time。
7、形式验证
这也是验证范畴，它是从功能上（sta是时序上）对综合后的网表进行验证。 常用的就是等价性检查方法，以功能验证后的hdl设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先hdl描述的电路功能。
形式验证工具有synopsys的formality。
从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。
backend design flow ：
1、dft
design for test，可测性设计。芯片内部往往都自带测试电路，dft的目的就是在设计的时候就考虑将来的测试。dft的常见方法就是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元。关于dft，有些书上有详细介绍，对照图片就好理解一点。dft工具synopsys的dft compiler
2、布局规划(floorplan)布局规划就是 放置芯片的宏单元模块，在总体上确定各种功能电路的摆放位置，如ip模块，ram，i/o引脚等等。布局规划能直接影响芯片最终的面积。工具为synopsys的astro
3、ctsclock tree synthesis， 时钟树综合，简单点说就是时钟的布线。 由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。cts工具有synopsys的physical compiler。
4、布线(place & route)
这里的布线就是 普通信号布线了，包括各种标准单元（基本逻辑门电路）之间的走线。比如我们平常听到的0.13um工艺，或者说90nm工艺，实际上就是这里金属布线可以达到的最小宽度，从微观上看就是mos管的沟道长度。工具有synopsys的astro。
5、寄生参数提取由于导线本身存在的电阻，相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声，串扰和反射。这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误。 提取寄生参数进行再次的分析验证，分析信号完整性问题是非常重要的。工具synopsys的star-rcxt。
6、版图物理验证
对完成布线的物理版图进行功能和时序上的验证，验证项目很多，如lvs（layout vs schematic）验证，简单说，就是版图与逻辑综合后的门级电路图的对比验证；drc（design rule checking）：设计规则检查，检查连线间距，连线宽度等是否满足工艺要求， erc（electrical rule checking）：电气规则检查，检查短路和开路等电气 规则违例；等等。
工具为synopsys的hercules。
实际的后端流程还包括电路功耗分析，以及随着制造工艺不断进步产生的dfm（可制造性设计）问题，在此不赘述了。
物理版图验证完成也就是整个芯片设计阶段完成，下面的就是芯片制造了。物理版图以gds ii的文件格式交给芯片代工厂（称为foundry）在晶圆硅片上做出实际的电路，再进行封装和测试，就得到了我们实际看见的芯片。
Dav1d移动端解码高清视频达30FPS
2017年中国集成电路产业运行情况
富晶电子计划扩大5G滤波器产能
小米手表推送OTA系统升级更新，解决充电与首次配对问题
Quartus Prime设计软件发布，标志新一代可编程逻辑器件设计效能时代来临
芯片设计全流程概述
想不到！Digi-Key还卖这些东西？
英特尔最新推出了创新的晶体管技术——SuperFin
在人工智能和机器学习的推动下，智慧城市和物联网的巨大潜力将得到释放
NP50P02QR 20V p通道增强模式MOSFET
智能手表的功能介绍
数字化办公，就选流畅、清晰的华为云桌面
图像传感器行业分析
水环真空泵支撑侧轴承位磨损如何修复
PogoPin连接器有什么优势？
Easy-Doks CR34闹钟上市：同时为6台移动设备充电
VCS2373磁阻开关
.NET应用程序可以直接调用WebAssembly模块了
浅谈µModule稳压器LTM4700的使用问题
一加10 Pro与iPhone 13的对比，二者的优缺点分析
芯片设计分为前端设计和后端设计，前端设计（也称逻辑设计）和后端设计（也称物理设计）并没有统一严格的界限，涉及到与工艺有关的设计就是后端设计。
1、规格制定
芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。
2、详细设计
fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。
3、hdl编码
使用硬件描述语言（vhdl，verilog hdl，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过hdl语言描述出来，形成rtl（寄存器传输级）代码。
4、仿真验证
仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求 。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。
5、逻辑综合――design compiler仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的hdl代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。 逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）。
逻辑综合工具synopsys的design compiler。
6、sta
static timing analysis（sta），静态时序分析，这也属于验证范畴，它主要是 在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。
sta工具有synopsys的prime time。
7、形式验证
这也是验证范畴，它是从功能上（sta是时序上）对综合后的网表进行验证。 常用的就是等价性检查方法，以功能验证后的hdl设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先hdl描述的电路功能。
形式验证工具有synopsys的formality。
从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。
backend design flow ：
1、dft
design for test，可测性设计。芯片内部往往都自带测试电路，dft的目的就是在设计的时候就考虑将来的测试。dft的常见方法就是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元。关于dft，有些书上有详细介绍，对照图片就好理解一点。dft工具synopsys的dft compiler
2、布局规划(floorplan)布局规划就是 放置芯片的宏单元模块，在总体上确定各种功能电路的摆放位置，如ip模块，ram，i/o引脚等等。布局规划能直接影响芯片最终的面积。工具为synopsys的astro
3、ctsclock tree synthesis， 时钟树综合，简单点说就是时钟的布线。 由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。cts工具有synopsys的physical compiler。
4、布线(place & route)
这里的布线就是 普通信号布线了，包括各种标准单元（基本逻辑门电路）之间的走线。比如我们平常听到的0.13um工艺，或者说90nm工艺，实际上就是这里金属布线可以达到的最小宽度，从微观上看就是mos管的沟道长度。工具有synopsys的astro。
5、寄生参数提取由于导线本身存在的电阻，相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声，串扰和反射。这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误。 提取寄生参数进行再次的分析验证，分析信号完整性问题是非常重要的。工具synopsys的star-rcxt。
6、版图物理验证
对完成布线的物理版图进行功能和时序上的验证，验证项目很多，如lvs（layout vs schematic）验证，简单说，就是版图与逻辑综合后的门级电路图的对比验证；drc（design rule checking）：设计规则检查，检查连线间距，连线宽度等是否满足工艺要求， erc（electrical rule checking）：电气规则检查，检查短路和开路等电气 规则违例；等等。
工具为synopsys的hercules。
实际的后端流程还包括电路功耗分析，以及随着制造工艺不断进步产生的dfm（可制造性设计）问题，在此不赘述了。
物理版图验证完成也就是整个芯片设计阶段完成，下面的就是芯片制造了。物理版图以gds ii的文件格式交给芯片代工厂（称为foundry）在晶圆硅片上做出实际的电路，再进行封装和测试，就得到了我们实际看见的芯片。
Dav1d移动端解码高清视频达30FPS
2017年中国集成电路产业运行情况
富晶电子计划扩大5G滤波器产能
小米手表推送OTA系统升级更新，解决充电与首次配对问题
Quartus Prime设计软件发布，标志新一代可编程逻辑器件设计效能时代来临
芯片设计全流程概述
想不到！Digi-Key还卖这些东西？
英特尔最新推出了创新的晶体管技术——SuperFin
在人工智能和机器学习的推动下，智慧城市和物联网的巨大潜力将得到释放
NP50P02QR 20V p通道增强模式MOSFET
智能手表的功能介绍
数字化办公，就选流畅、清晰的华为云桌面
图像传感器行业分析
水环真空泵支撑侧轴承位磨损如何修复
PogoPin连接器有什么优势？
Easy-Doks CR34闹钟上市：同时为6台移动设备充电
VCS2373磁阻开关
.NET应用程序可以直接调用WebAssembly模块了
浅谈µModule稳压器LTM4700的使用问题
一加10 Pro与iPhone 13的对比，二者的优缺点分析