利用FPGA的永磁同步电机控制器原理及设计
利用fpga的永磁同步电机控制器原理及设计
概述：提出一种基于fpga的永磁同步电机控制器的设计方案，该设计可应用于具有高动态性能要求的永磁同步电机伺服控制系统。为提高伺服控制系统的实时性，简化电路及节省成本，该系统设计采用ahera公司生产的cycloneiii ep3c25q240c8型fpga器件实现电机控制器。嵌入niosⅱcpu软核配合片内硬件乘法器及可编程逻辑门阵列，实现软硬件协同工作。通过quartusⅱ软件自带的signaltapli嵌入式逻辑分析仪进行板上调试验证，得到带有死区输出的pwm波形。该pwm波形可用于电机驱动。
1 引言
国内普遍采用tm320系列的dsp器件作为永磁同步电机控制系统的主控制器，因cpu负载过重导致系统实时性降低的问题日益显著。采用具有并行工作特性的fpga器件作为主控制器能够提高系统实时性。因此，这里给出一种基于fpga的永磁同步电机控制器设计方案。
fpga器件内嵌niosⅱcpu软核的sopc是altera公司首创的soc解决方案。将sopc应用到电机控制中，是当前的研究热点。fpga依靠硬件逻辑门工作，niosⅱ处理器依靠执行软件程序工作。而在电机控制中实现软硬件协同工作则是设计的难点和创新之处。本设计需要特别注意软硬件协同工作的时序控制。软硬件之间信号的交换需按严格时序进行控制。
2 片上系统规划
片上系统功能总体规划为电机硬件驱动和niosⅱ系统模块两部分，前者主要完成速度外环，电流内环的双闭环运算；而后者主要完成按键输入、led数码管显示、电机驱动器参数设置和传输以及上位机通信。
3 系统硬件设计
3．1 niosli系统模块
3．1．1 nios li系统模块的设计
在quaausli的sopc builder中调出niosli软核。调用4个用于输出的pio核，挂接到avalon总线上，作为信号输出i／o端口，这4个pio核分别是start(启动电机信号)，data(16位，电机参数值)，ec(8位，参数寄存器使能信号)，choice(3位，多路选择信号)。调用6个作为输入的pio核用以按键输入。设置中断掩码寄存器为中断有效，边沿捕获寄存器为上升沿检测。按键经fpga引脚，用户设计硬件防抖动后，产生一个上升沿信号，启动niosli处理器中断，执行相应中断功能。调用异步串口uart内核，实现与上位机通信，设置其波特率同定，uart通过中断请求实现数据通信功能。图1和图2分别给出niosll系统结构框图和其电路原理图。
3．1．2 niosⅱ系统软件设计
该系统设计的软件程序主要在nios ied软件中编辑调试，实现按键中断程序，按键如下：reset(复位)，start／stop(启动和暂停)，choose(参数选择)，increase(参数值的增量)，de-crease(参数值的减量)，transmit(参数的传输)；并实现串口通信中断程序。图3为niosⅱ处理器软件执行流程。
这里只给出 stait按键中断软件程序代码，而choose，in-crease，decrease，transmit程序与之相同。
int main(void)
{ all_irq_register(start_irq，start_base，start_isr)；／／按键
start的中断注册
iowr_altera_avalon_pio_irq_mask(start_base，
0x01)；／／开启中断使能；
iowr_altera_avalon_pio_edge_ca(start_base，
0x00)：／／清除捕获寄存器；
／／只给出start变量(用于启动电机)初始化，并写入输出
寄存器：其他变量初始化相同；
unsigned start=0；
． iowr_altera_avalon_pio_data(start_base，start)；
／／变量写入输出pio寄存器；
while()
}
3．2 电机硬件驱动模块
电机硬件驱动模块实现clark，park，i_park坐标变换，pi调节器，svpwm产生器，转速检测等硬件模块等双闭环结构。由于上述各个模块设计比较简单常见，因此，这里主要介绍sopc时序控制部分。reset按键为全局复位。复位后系统软件从主程序入口开始执行；而此时硬件驱动模块中的两个状态计数器为“-1”。这两个计数器计数时间对应50μs和1 ms，分别对应于电流环和速度环的采样时间。一旦检测到来自niosⅱ处理器的start高电平信号，该信号作为计数使能信号，这两个计数器从“0”开始计数，计数为“0”时产生一个高电平脉冲信号，电流环计数器脉冲用于锁存svpwm中的ta，tb，tc(三相占空比信号)，并启动a／d转换。速度环的
计数器脉冲锁存一个反馈速度信号，然后计数器循环计数。
4 仿真结果
该系统设计对电机驱动部分进行开环验证。给定uq(旋转坐标中的力矩分量)为2 048(16位q12的定点)，ud(旋转坐标中的励磁分量)为0。正余弦两个查找表各有720个地址，相邻地址相差0．5°。每相隔50μs查找地址增量为l，即电机每隔50μs转过0．5°，约为1 666 r／m。在quartusⅱ中进行时序仿真可得到如图4和图5所示的波形。
由图4可知，a相上桥臂在每个pwm周期的占空比不同，具有从增到减，从减到增的规律；从图5可知，器件实际工作时，上下桥臂死区时间为2μs，而且死区时间可采用niosⅱ处理器设置。由于有死区时间的控制，该pwm可接入电机进行开环调试。
5 结论
本设计的sopc器件已产生pwm波，用于开环验证，为后续闭环验证提供条件。fpga在高速数字信号处理领域逐显优越，且soc已成为集成电路发展的主流，而sopc是soc一种灵活的解决方案。其具有软硬件协同工作，合理分配软硬件功能等特点，从而能够快速灵活实现系统设计。sopc控制电机可提高电机动态响应，缩小系统面积，节省成本。
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}
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