台积电5nm SRAM技术细节
长期以来，技术领先一直是台积电成功的关键。台积电5nm工艺拥有世界上最小的sram单元（0．021平方微米），除开创性的器件工艺，例如高迁移率沟道（hmc），极紫外（euv）图形化的应用外（可在此高级节点上实现更高的良率和更短的生产周期），他们还持续精进其写入辅助（write assist）电路的设计细节以实现这一革命性的工艺技术。
半导体技术的发展一直由应用领域推动，如图1所示，当下的在高性能计算（hpc），人工智能（ai）和5g通信，都要求在有限的功耗下实现最高性能。
图1．半导体技术应用的演进。
台积电在iedm 2019上发布了其5nm工艺，他们在5nm工艺中使用了十几张极紫外（euv）掩模，每张euv代替三个或多个浸没掩模以及采用高迁移率沟道（hmc）的以获得更高性能。其5nm工艺自2019年4月起投入风险量产，并于2020年第一季度实现全面量产。
jonathan chang等人在isscc 2020上展示了用于开发高性能sram单元和阵列的技术方案。
finfet晶体管尺寸的量化一直是主要挑战，并迫使高密度6t sram单元中的所有晶体管仅能使用一个fin。通过设计工艺协同优化（dtco）对设计进行了优化，以提供高性能和高密度以及高产量和可靠性。图2展示了2011年至2019年的sram单元面积的微缩历程。
图2．展示了2011年至2019年的sram单元面积微缩历程。
但值得注意的是，2017年至2019年的sram单元面积缩小速度远慢于2011年至2017年的速度，这表明sram单元的微缩速度没有跟上逻辑区域的部分。在iedm 2019上，5nm工艺的逻辑密度提高了1．84倍，而sram密度仅提高了1．35倍。台积电利用飞行位线（fbl，flying bit line）架构进一步减少了面积，从而节省了5％的面积。5nm sram 单元的版图示意图如图3所示。
图3．高密度6t sram单元的版图。
为了降低功耗，一种关键方法是降低sram阵列的最小工作电压vmin。5nm工艺中增加的随机阈值电压变化限制了vmin，进而限制了功耗的降低。sram电压减小趋势如图4所示，其中蓝线表示没有写辅助的vmin，红线表示有写辅助的vmin，显示了每一代写辅助的巨大好处。可以看出，从7nm到5nm的vmin几乎没有改善，表明必须通过改善写入辅助电路来进一步降低功耗。本文主要介绍两种写辅助方，以实现较低的vmin工作电压：负位线（nbl，negative bit line）和降低单元vdd（lcv，lower cell vdd）。
图4．没有写辅助（蓝线）和有写辅助（红线）的sram工作电压随节点变化图。
sram单元示意图如图5所示，显示了pu与传输门晶体管pg之间在写入操作期间的竞争。采用较强的pu晶体管可以获得较高的读取稳定性，但会显着降低写入容限，并导致写入vmin问题。
图5． sram单元示意图，显示了pu和pg 之间在写入过程中的竞争。
改善写入vmin的第一种方法是降低写入期间的位线电压，称为负位线电压（nbl）。这种方法业界已经使用了几年，使用mos电容器在位线上产生负偏置信号，但是这种写辅助电路会导致芯片面积增大。此外，固定数量的mos电容会在短bl配置中引起过高的nbl电平，并可能导致短位线上的动态功耗过大，如图6所示。
图6．固定数量的mos电容会在短bl配置中引起过高的nbl电平，并可能导致过高的动态功耗，金属电容器nbl可以避免该问题。
通过基于sram阵列上方金属线的耦合金属电容器方案，可以避免过压和mos电容器面积问题。为避免补偿过量，可以使用sram阵列位线长度来调节金属电容器的长度，从而节省动态功耗。此外，还可以调节nbl电平，以补偿远侧存储单元上的由于字线ir下降引起的写入能力的损失。
图7中的nbl使能信号（nblen）驱动金属电容器c1的一侧为负，该电容在虚拟电容c1处耦合一个负偏置信号。然后接地节点nvss，通过写驱动器wd和列多路复用器连到选定的位线。
图7． nblen将可配置的金属电容器c1 耦合到nvss。
图8显示了具有不同位线配置的nbl耦合电平，表明可配置金属电容器c1可以随位线长度调节，从而可以减轻具有不同位线长度的耦合nbl电平的变化。
图8．具有不同位线配置的nbl耦合电平。
写入辅助的第二种方法是降低单元vdd（lcv）。lcv的常规技术需要强偏置或有源分压器才能在写操作期间调整列式存储单元的电源电压，但是这些技术在整个工作时间内会消耗大量的有功功率。脉冲下拉（pp，pluse pull－down）和电荷共享（cs，charge sharing）技术是两种替代解决方案，但pp难以精确计时。因此，如图9所示，台积电提出了使用阵列顶部的金属线作为电荷共享电容器来实现cs方案。
图9．使用sram阵列顶部的cs金属走线实现lcv的电荷共享，以实现写辅助。
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台积电在iedm 2019上发布了其5nm工艺，他们在5nm工艺中使用了十几张极紫外（euv）掩模，每张euv代替三个或多个浸没掩模以及采用高迁移率沟道（hmc）的以获得更高性能。其5nm工艺自2019年4月起投入风险量产，并于2020年第一季度实现全面量产。
jonathan chang等人在isscc 2020上展示了用于开发高性能sram单元和阵列的技术方案。
finfet晶体管尺寸的量化一直是主要挑战，并迫使高密度6t sram单元中的所有晶体管仅能使用一个fin。通过设计工艺协同优化（dtco）对设计进行了优化，以提供高性能和高密度以及高产量和可靠性。图2展示了2011年至2019年的sram单元面积的微缩历程。
图2．展示了2011年至2019年的sram单元面积微缩历程。
但值得注意的是，2017年至2019年的sram单元面积缩小速度远慢于2011年至2017年的速度，这表明sram单元的微缩速度没有跟上逻辑区域的部分。在iedm 2019上，5nm工艺的逻辑密度提高了1．84倍，而sram密度仅提高了1．35倍。台积电利用飞行位线（fbl，flying bit line）架构进一步减少了面积，从而节省了5％的面积。5nm sram 单元的版图示意图如图3所示。
图3．高密度6t sram单元的版图。
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图4．没有写辅助（蓝线）和有写辅助（红线）的sram工作电压随节点变化图。
sram单元示意图如图5所示，显示了pu与传输门晶体管pg之间在写入操作期间的竞争。采用较强的pu晶体管可以获得较高的读取稳定性，但会显着降低写入容限，并导致写入vmin问题。
图5． sram单元示意图，显示了pu和pg 之间在写入过程中的竞争。
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图6．固定数量的mos电容会在短bl配置中引起过高的nbl电平，并可能导致过高的动态功耗，金属电容器nbl可以避免该问题。
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图8显示了具有不同位线配置的nbl耦合电平，表明可配置金属电容器c1可以随位线长度调节，从而可以减轻具有不同位线长度的耦合nbl电平的变化。
图8．具有不同位线配置的nbl耦合电平。
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