SystemVerilog中的package
systemverilog packages提供了对于许多不同数据类型的封装，包括变量、task、function、assertion等等，以至于可以在多个module中共享。
简单来说，package就是一个命名空间。
package mypack; typedef struct { int i; int j; } cstruct; function cstruct add (cstruct a , b); add.i = a.i + b.i; add.j = a.j + b.j; endfunction endpackage module top ( //referencing package item 'cstruct' of mypack output mypack::cstruct cout, input mypack::cstruct a , b ); //referencing 'add' function of mypack assign cout = mypack::add(a , b); endmodule
在上面的例子中，我们声明了一个package “mypack” ，其中声明了一个struct数据类型“cstruct”和一个function “add.” 在module “top”中，我们使用package中的“cstruct”数据类型作为module的输入输出。
我们在引用package中成员使用了:
mypack::**
另外一种方式就是import了，import之后就无需在引用package中的成员时使用“mypack::”
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在上面的例子中，我们声明了一个package “mypack” ，其中声明了一个struct数据类型“cstruct”和一个function “add.” 在module “top”中，我们使用package中的“cstruct”数据类型作为module的输入输出。
我们在引用package中成员使用了:
mypack::**
另外一种方式就是import了，import之后就无需在引用package中的成员时使用“mypack::”
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