DSP硬件设计需要注意的几个Tips
数字信号处理芯片（dsp）具有高性能的cpu（时钟性能超过100mhz）和高速先进外围设备，通过cmos处理技术，dsp芯片的功耗越来越低。这些巨大的进步增加了dsp电路板设计的复杂性，并且同简单的数字电路设计相比较，面临更多相似的问题。
以下是dsp硬件设计的一些注意事项，各位同仁可以参考。
时钟电路选择原则
1，系统中要求多个不同频率的时钟信号时，首选可编程时钟芯片;
2，单一时钟信号时，选择晶体时钟电路;
3，多个同频时钟信号时，选择晶振;
4，尽量使用dsp片内的pll，降低片外时钟频率，提高系统的稳定性;
5，c6000、c5510、c5409a、c5416、c5420、c5421和c5441等dsp片内无振荡电路，不能用晶体时钟电路;
6，vc5401、vc5402、vc5409和f281x等dsp时钟信号的电平为1.8v，建议采用晶体时钟电路
未用的输入／输出引脚的处理
1，未用的输入引脚不能悬空不接，而应将它们上拉活下拉为固定的电平
1）关键的控制输入引脚，如ready、hold等，应固定接为适当的状态，ready引脚应固定接为有效状态，hold引脚应固定接为无效状态
2）无连接（nc）和保留（rsv）引脚，nc 引脚：除非特殊说明，这些引脚悬空不接，rsv引脚：应根据数据手册具体决定接还是不接
3）非关键的输入引脚，将它们上拉或下拉为固定的电平，以降低功耗
2，未用的输出引脚可以悬空不接
3，未用的i/o引脚：如果确省状态为输入引脚，则作为非关键的输入引脚处理，上拉或下拉为固定的电平;如果确省状态为输出引脚，则可以悬空不接
为什么要片内ram大的dsp效率高？
目前dsp发展的片内存储器ram越来越大，要设计高效的dsp系统，就应该选择片内ram较大的dsp。片内ram同片外存储器相比，有以下优点：
1）片内ram的速度较快，可以保证dsp无等待运行。
2）对于c2000/c3x/c5000系列，部分片内存储器可以在一个指令周期内访问两次，使得指令可以更加高效。
3）片内ram运行稳定，不受外部的干扰影响，也不会干扰外部。
4）dsp片内多总线，在访问片内ram时，不会影响其它总线的访问，效率较高。
如何编写dsp外部的flash？
dsp的外部flash编写方法：
1.通过编程器编写：将out文件通过hex转换程序转换为编程器可以接受的格式，再由编程器编写。
2.通过dsp软件编写：您需要根据flash的说明，编写flash的编写程序，将应用程序和编写flash的程序分别load到ram中，运行编写程序编写。
dsp外接存储器的控制方式
对于一般的存储器具有rd、wr和cs等控制信号，许多dsp（c3x、c5000）都没有控制信号直接连接存储器，一般采用的方式如下：
1.cs有地址线和ps、ds或strb译码产生;
2./rd=/strb+/r/w; 3./wr=/strb+r/w。
5v/3.3v如何混接？
dsp的发展同集成电路的发展一样，新的dsp都是3.3v的，但目前还有许多外围电路是5v的，因此在dsp系统中，经常有5v和3.3v的dsp混接问题。在这些系统中，应注意：
1）dsp输出给5v的电路（如d/a），无需加任何缓冲电路，可以直接连接。
2）dsp输入5v的信号（如a/d），由于输入信号的电压》4v，超过了dsp的电源电压，dsp的外部信号没有保护电路，需要加缓冲，如 74lvc245等，将5v信号变换成3.3v的信号。
3）仿真器的jtag口的信号也必须为3.3v，否则有可能损坏dsp。
dsp工作的基本条件：
1）dsp电源和地连接正确。
2）dsp时钟正确。
3）dsp的控制信号rs和hold信号接高电平。
4）c2000的watchdog关掉。
5）不可屏蔽中断nmi上拉高电平
6）ready引脚上拉高电平
利用Python发送邮件的 3 种方式
基于VHDL和FPGA的非对称同步FIFO设计实现
三季度报告披露结束，汽车产业链上市公司的业绩也浮出水面
轧机轴承外圈爆裂的原因及对策 压缩机轴承温度高的处理方法
华为与湖南广电举办战略合作签约仪式 建设芒果云数字底座
DSP硬件设计需要注意的几个Tips
计数准确且具有防拆结构的燃气表的原理及设计
美国对华为的禁令影响到台湾供应商,台厂获利大幅缩水
仪器的使用与保养技巧
魅族16sPro黑之谧镜高清图赏
行星齿轮减速机轴承位磨损如何修复
分享15个运算放大器基础知识
小米MIUI实力更新？人工智能算法系统能否赶上华为
设计Verilog时为什么要避免Latch的产生呢？
Pro/E自动分模方法与技巧
微软Win10预览版发布：修复潜在数据丢失Bug
査勇：华为云在视频AI转码领域的技术实践
牡丹江联通LTE共享基站与大网基站为何无法互相切换
保险丝规格用什么表示_家用保险丝型号及规格
FPGA芯片中逻辑资源和门是如何对应的
以下是dsp硬件设计的一些注意事项，各位同仁可以参考。
时钟电路选择原则
1，系统中要求多个不同频率的时钟信号时，首选可编程时钟芯片;
2，单一时钟信号时，选择晶体时钟电路;
3，多个同频时钟信号时，选择晶振;
4，尽量使用dsp片内的pll，降低片外时钟频率，提高系统的稳定性;
5，c6000、c5510、c5409a、c5416、c5420、c5421和c5441等dsp片内无振荡电路，不能用晶体时钟电路;
6，vc5401、vc5402、vc5409和f281x等dsp时钟信号的电平为1.8v，建议采用晶体时钟电路
未用的输入／输出引脚的处理
1，未用的输入引脚不能悬空不接，而应将它们上拉活下拉为固定的电平
1）关键的控制输入引脚，如ready、hold等，应固定接为适当的状态，ready引脚应固定接为有效状态，hold引脚应固定接为无效状态
2）无连接（nc）和保留（rsv）引脚，nc 引脚：除非特殊说明，这些引脚悬空不接，rsv引脚：应根据数据手册具体决定接还是不接
3）非关键的输入引脚，将它们上拉或下拉为固定的电平，以降低功耗
2，未用的输出引脚可以悬空不接
3，未用的i/o引脚：如果确省状态为输入引脚，则作为非关键的输入引脚处理，上拉或下拉为固定的电平;如果确省状态为输出引脚，则可以悬空不接
为什么要片内ram大的dsp效率高？
目前dsp发展的片内存储器ram越来越大，要设计高效的dsp系统，就应该选择片内ram较大的dsp。片内ram同片外存储器相比，有以下优点：
1）片内ram的速度较快，可以保证dsp无等待运行。
2）对于c2000/c3x/c5000系列，部分片内存储器可以在一个指令周期内访问两次，使得指令可以更加高效。
3）片内ram运行稳定，不受外部的干扰影响，也不会干扰外部。
4）dsp片内多总线，在访问片内ram时，不会影响其它总线的访问，效率较高。
如何编写dsp外部的flash？
dsp的外部flash编写方法：
1.通过编程器编写：将out文件通过hex转换程序转换为编程器可以接受的格式，再由编程器编写。
2.通过dsp软件编写：您需要根据flash的说明，编写flash的编写程序，将应用程序和编写flash的程序分别load到ram中，运行编写程序编写。
dsp外接存储器的控制方式
对于一般的存储器具有rd、wr和cs等控制信号，许多dsp（c3x、c5000）都没有控制信号直接连接存储器，一般采用的方式如下：
1.cs有地址线和ps、ds或strb译码产生;
2./rd=/strb+/r/w; 3./wr=/strb+r/w。
5v/3.3v如何混接？
dsp的发展同集成电路的发展一样，新的dsp都是3.3v的，但目前还有许多外围电路是5v的，因此在dsp系统中，经常有5v和3.3v的dsp混接问题。在这些系统中，应注意：
1）dsp输出给5v的电路（如d/a），无需加任何缓冲电路，可以直接连接。
2）dsp输入5v的信号（如a/d），由于输入信号的电压》4v，超过了dsp的电源电压，dsp的外部信号没有保护电路，需要加缓冲，如 74lvc245等，将5v信号变换成3.3v的信号。
3）仿真器的jtag口的信号也必须为3.3v，否则有可能损坏dsp。
dsp工作的基本条件：
1）dsp电源和地连接正确。
2）dsp时钟正确。
3）dsp的控制信号rs和hold信号接高电平。
4）c2000的watchdog关掉。
5）不可屏蔽中断nmi上拉高电平
6）ready引脚上拉高电平
利用Python发送邮件的 3 种方式
基于VHDL和FPGA的非对称同步FIFO设计实现
三季度报告披露结束，汽车产业链上市公司的业绩也浮出水面
轧机轴承外圈爆裂的原因及对策 压缩机轴承温度高的处理方法
华为与湖南广电举办战略合作签约仪式 建设芒果云数字底座
DSP硬件设计需要注意的几个Tips
计数准确且具有防拆结构的燃气表的原理及设计
美国对华为的禁令影响到台湾供应商,台厂获利大幅缩水
仪器的使用与保养技巧
魅族16sPro黑之谧镜高清图赏
行星齿轮减速机轴承位磨损如何修复
分享15个运算放大器基础知识
小米MIUI实力更新？人工智能算法系统能否赶上华为
设计Verilog时为什么要避免Latch的产生呢？
Pro/E自动分模方法与技巧
微软Win10预览版发布：修复潜在数据丢失Bug
査勇：华为云在视频AI转码领域的技术实践
牡丹江联通LTE共享基站与大网基站为何无法互相切换
保险丝规格用什么表示_家用保险丝型号及规格
FPGA芯片中逻辑资源和门是如何对应的