关于DS1624 2线通信SDA保持时间的说明
摘要：ds1624的2线通信时序与i²c标准不同。本应用笔记详细描述了两者之间的差异。sda信号并非由ds1624内部保持。在scl信号下降沿结束前，一直由总线主机来保持sda信号。
前言本篇应用笔记详细说明了ds1624的2线时序与i²c之间的差异。在i²c中，sda信号在从机内部被延迟了至少300ns，因此允许同时改变scl和sda电平。但ds1624并不针对scl信号延迟sda信号，因此在scl完全转变为逻辑低电平前总线主机必须将sda信号保持在正确的逻辑状态，以防止误触发start和stop操作。 正确的时序ds1624的sda线并没有针对scl进行内部延迟。因此，写入数据时，在scl转变为低电平前，sda的逻辑电平必须在ds1624外部被保持。否则，会被误认为是启动或停止信号。在2线总线上写逻辑“1”时，在sda电平降低到安全的逻辑高域值电平vih (0.7 x vdd最小)前，必须保证scl电平已经低于逻辑低域值电平vil (0.3 x vdd最大)。写逻辑“0”时，在sda电平上升到vil前，scl电平必须已经低于vil。产生start信号时，在scl降低到vih前sda必须已经低于vil。产生stop信号时，scl降低到vih前sda必须已高于vih。每个器件的vil和vih值都进行了生产测试。以保证在整个电压和温度范围内，即使存在器件制造容差，这个时序都能正确运行。
图1.
图2. 总结ds1624的时序与i²c标准相比有些差异。ds1624并不针对scl在内部延迟sda。因此要求系统主机在scl下降沿保持sda电平，以防止逻辑“1”被误认为是start信号，逻辑“0”被误认为是stop信号。
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图1.
图2. 总结ds1624的时序与i²c标准相比有些差异。ds1624并不针对scl在内部延迟sda。因此要求系统主机在scl下降沿保持sda电平，以防止逻辑“1”被误认为是start信号，逻辑“0”被误认为是stop信号。
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