楷登电子发布PCIe 6.0规范Cadence IP
中国上海，2021 年 10 月 22 日——楷登电子（美国 cadence 公司，nasdaq：cdns）宣布发布支持 tsmc n5 工艺的 pci express（pcie）6.0 规范 cadence ip。这款面向 pcie 6.0 的 cadence ip 包括基于 dsp 的高性能 phy 和功能丰富的配套控制器，为超大规模计算和 5g 通信（包括网络、新型内存和存储）的新一代应用提供优化的性能和吞吐量。面向 pcie 6.0 的 cadence ip 的早期采用者现在可以使用相应的设计套件。
cadence 的这款 5 纳米 pcie 6.0 phy 测试芯片在所有 pcie 速率下都表现出了出色的电性能。pam4/nrz 双模发射器提供了最佳的信号完整性、对称性和线性度，并且抖动极低。基于 dsp 的接收器展现了强大的数据恢复能力，同时在 64gt/s 下能承受恶劣的信号损坏和超过 35db 的通道损耗。此外，phy 中的先进 dsp 内核提供了连续的后台自适应，以监测和补偿环境因素引起的信号波动，实现增强的可靠性。
cadence pcie 6.0 控制器 ip 旨在提供最高的链路吞吐量和利用率，同时以极低的延迟运行。高度可扩展的多包处理架构在 x16 配置下支持多达 1024 位宽的数据路径，同时在 1ghz 下运行，以实现 128gbps 的最大聚合带宽。这款控制器 ip 功能丰富，支持所有新的 pcie 6.0 功能，包括 pam4 信令、前向纠错（fec）、flit 编码和 l0p 电源状态，同时可保持完整的向下兼容性。
2021 年 7 月，cadence pcie 6.0 子系统测试芯片在 tsmc n5 工艺上完成流片。该子系统测试芯片集成了第二代功耗、性能和面积（ppa）优化的 pcie 6.0 phy 与 pcie 6.0 控制器。该子系统测试芯片使 cadence 能够在系统层面验证 pcie 6.0 phy 和控制器功能，并进行严格的合规性和压力测试，以确保普遍的互操作性和可靠性。
“与我们长期的生态系统合作伙伴 cadence 的密切合作，使下一代设计能够从我们的先进技术带来的功耗、性能和面积显著提升的优势中受益。”tsmc 设计基础管理副总裁 suk lee 表示，“此次合作将 cadence 领先的 ip 解决方案与 tsmc 的 5 纳米工艺技术相结合，将帮助我们共同的客户实现最具挑战性的功耗和性能要求目标，并快速地将差异化的产品推向市场。”
“早期采用者现已开始探索新的 pcie6 规范，我们期待看到他们利用 tsmc 和 cadence 技术取得成效。”cadence 公司全球副总裁兼 ip 部总经理 sanjive agarwala 表示，“自 2019 年推出第一代 112g-lr serdes ip 以来，我们一直在部署基于 pam4 的 ip，我们在 pam4 技术方面的丰富专业知识，加上与 tsmc 的紧密合作，为我们成功推出 pcie6 产品奠定了坚实的基础。”
面向 pcie 6.0 规范的 cadence ip 支持 cadence 的智能系统设计战略（intelligent system design），该战略实现了 soc 的卓越设计。cadence 针对 tsmc 先进工艺的全面设计 ip 解决方案产品组合还包括 112g、56g、裸片对裸片（d2d）和高级存储器 ip 解决方案。
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cadence 的这款 5 纳米 pcie 6.0 phy 测试芯片在所有 pcie 速率下都表现出了出色的电性能。pam4/nrz 双模发射器提供了最佳的信号完整性、对称性和线性度，并且抖动极低。基于 dsp 的接收器展现了强大的数据恢复能力，同时在 64gt/s 下能承受恶劣的信号损坏和超过 35db 的通道损耗。此外，phy 中的先进 dsp 内核提供了连续的后台自适应，以监测和补偿环境因素引起的信号波动，实现增强的可靠性。
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