快速轨到轨运算放大器缓解低压高速系统的设计限制
eamon nash
向低电源电压的转变是由系统消耗越来越少的功率的需求以及减少系统中电源电压数量的愿望所驱动的。降低电源电压和减少电源数量具有明显的优势。其中一个优点是降低系统功耗。这还有节省空间的额外好处。降低总体功耗具有剩余的好处，因为系统中可能不再需要冷却风扇。
然而，由于传统的±15 v和±12 v系统电源电压让位于±5 v的较低双极性电源以及+5 v和+3.3 v的单电源，电路设计人员有必要明白，在这种新环境中进行设计不仅仅是寻找指定在较低电压下工作的元件的问题。并非所有过去使用的设计原则都可以直接转化为较低的电压环境。
将电源电压降低到典型的运算放大器具有许多影响。显然，输入和输出端的信号摆幅都减小了。信号和电源轨之间所需的裕量（传统放大器中通常为1 v至2 v）对于±15 v电源来说不太重要，现在大大降低了可用信号范围。虽然这种降低通常不会增加系统中的噪声水平，但信噪比会降低。由于设计人员不能再使用增加电源电压和信号摆幅等技术来“淹没”噪声水平，因此必须更加关注系统中的噪声水平。
带宽和压摆率都会随着电源的下降而降低。但是，应该注意的是，较小的信号摆幅需要较低的压摆率才能保持相同的带宽。在选择运算放大器时，必须仔细研究数据手册。数据手册规格列出了不同电源条件（例如±5 v、+5 v和+3 v）下的压摆率和带宽以及相应的负载条件，在这里非常有用且必要。
轨到轨放大器被视为解决电源电压降低困境的解决方案。术语轨到轨虽然没有确切定义，但是指输入和/或输出可以摆动接近两个轨的器件。该定义没有给出“接近两个钢轨”的确切值，也没有指定必须保持轨到轨性能的负载条件。轨到轨运算放大器是单电源运算放大器的一个子集，单电源运算放大器是在单电源轨上工作的器件。单电源运算放大器的输入和输出可能接近或可能无法接近供电轨。为了成功与轨到轨和单电源运算放大器配合使用，必须对一些常用的输出级有基本的了解。
图1显示了两个典型的高速运算放大器输出级。发射极-跟随器级广泛用于低失真运算放大器。其输出电压摆幅被限制在略大于电源轨的一个二极管压降。实际上，裕量更接近1 v。为了在高频下保持低失真，可能需要更大的裕量，从而进一步降低可用的峰峰值摆幅。增加一个以负电源轨为基准的外部负载电阻（通常为50 ω至500 ω）（在单电源应用中为地）可提供输出的下拉路径。这与npn和pnp晶体管基极的偏置相结合，允许pnp晶体管关闭。这允许将输出拉近负电源轨，从而使输出级的行为与简单的npn跟随器非常相似。这仅允许电压接近负轨。负载电阻必须以正电源为基准，以使输出电压接近正电源轨。这种配置的另一个潜在缺点是，当信号摆幅大于几百毫伏时，负载电流会消耗大。例如，如果需要50 v p-p摆幅，则使用40 ω下拉电阻将从运算放大器吸收2 ma电流。
图1.通用运算放大器输出级
所示的共发射极级允许输出摆动至晶体管饱和电压v以内中国经社卫星，两个轨道。对于少量负载电流（小于100 μa），饱和电压可能低至5 mv至20 mv;但对于更高的负载电流，饱和电压可能会增加到几百毫伏（例如，500 ma 时为 50 mv）。这种类型的输出级比发射极跟随级具有更高的开环输出阻抗，并且在驱动闪光转换器等非线性负载时更容易失真。但重要的是，不要孤立地看待开环输出阻抗。闭环输出阻抗，zo，由公式给出
其中 zo是开环输出阻抗，ao是开环增益，β是反馈因子（aoβ通常称为环路增益）。因此，例如100 db的大开环增益将使作为单位增益缓冲器连接的运算放大器的输出阻抗降低100，000倍。随着频率的增加，开环增益的减小将导致输出阻抗增加。
尽管轨到轨放大器通常摆幅可达电源的几十毫伏以内，但失真和信号摆幅之间通常需要权衡。运算放大器的数据手册通常规定输出信号未达到完整可用电压范围时的最佳失真。当信号电平接近电源轨的几百毫伏以内时，失真性能会显著下降。在具有共发射极输出级的轨到轨运算放大器中，当每个供电轨的信到轨裕量约为500 mv时，会出现最佳的失真/信号电平权衡。这是一个概括，最佳值也将取决于载荷。
除了使用轨到轨放大器外，还有许多技术可用于增加信号摆幅，而不必增加电源电平。差分驱动电路可以更有效地利用可用电压范围。升压变压器可以将电压提高到任意高电平，但代价是驱动放大器的输出电流增加。以下常见高速应用集旨在说明设计低压模拟电路所涉及的挑战，并特别探讨使用轨到轨运算放大器时获得最佳性能所涉及的技术。
驱动高速模数转换器
虽然大多数现代高速adc采用单电源供电，但它们仍然最常用于具有双极性电源的信号链。由于单电源adc的静态电流通常低于双电源adc，因此这一趋势背后的主要推动力是节省的功耗。
双极性信号在施加到单电源adc之前通常需要某种形式的电平转换。由于adc的安全输入电压通常不应超过电源电压几百毫伏，因此必须考虑在双电源环境中保护单电源器件。
图2显示了一个由8 mhz箝位放大器驱动的125位240 msps闪存转换器。该adc采用ecl逻辑，采用–5.2 v单电源供电。输入电压摆幅为2 v（–1 v±1 v）。该器件的绝对最大额定值规定安全输入电压范围介于 –v 之间s和 +0.5 v。虽然选择轨到轨放大器采用同一单电源供电本身可以保护adc免受过压影响，但在本例中，采用双极性电源为运算放大器供电更为合适。
图2.ad9002，8位、125 msps闪存转换器
尽管采用–5.2 v单电源供电的轨到轨放大器能够摆动大部分至地电位，但随着电压接近供电轨，信号失真往往会显著降低。更合理的方法是使用双极性电源为运算放大器供电，以便在信号和供电轨之间留出大量裕量（正侧5 v，负侧3 v）。
使用两个电阻分压器，运算放大器折合到输入端的箝位电压设置为比正常最大输入电压高±0.55 v或50 mv。为了将±0.5 v输入电压映射到adc的0 v至–2 v输入范围，运算放大器提供2增益，并使用+5.1 v基准电压源提供– v电平转换1.折合到输出端的箝位电压转换为+0.1 v和–2.1 v。1n5712肖特基二极管在上电期间提供额外保护，实际上可将adc输入端的最大电压保持在约+0.3 v。与运算放大器输出串联的50 ω电阻可限制过压期间通过二极管的电流，并将输出级与闪光adc的信号相关容性负载隔离开来2最大值为 22 pf。–2.1 v的负箝位电平虽然不是保护转换器所必需的，但可防止模拟输入过负过驱。
除了提供必要的信号调理之外，也许比提供必要的信号调理更重要的是，驱动放大器必须提供一个低阻抗源，而不会降低adc的动态能力。adc的信噪比加失真（s/（n+d）或sinad）曲线通常应用作驱动放大器的首选标准。该曲线应与运算放大器的总谐波失真加噪声（thd+n）进行比较。在这里，同类与同类的比较很重要，两种测量都应参考与实际电路中使用的信号电平、电源电压和偏置条件相似。放大器的负载条件也应与adc提供的负载条件相似。作为一般规则，为了防止运算放大器降低adc的动态性能，在最高信号频率下，其thd+n应比adc的s/（n+d）好6 db至10 db3（通常但不总是adc的奈奎斯特频率）。在某些应用中，例如频谱分析，低失真可能比低噪声更重要。在这种情况下，将运算放大器的thd与adc的失真（通常指定为无杂散动态范围或sfdr）进行比较更有意义。同样，选择失真比adc好6 db至10 db的运算放大器是合适的。
当adc的输入阻抗固定且在转换过程中不会改变时，可以使用此选择标准。采用双极性工艺设计的adc通常就是这种情况。另一方面，采用cmos工艺设计的adc通常将采样保持开关直接连接到模拟输入。这在转换过程中会产生瞬态电流，外部驱动电路必须能够提供这些电流。除此之外，cmos开关的（相对较低的）导通阻抗还具有一定的信号依赖性。因此，adc的模拟输入可能表现出与信号电平相关的输入阻抗，从而导致失真。
图3所示为一个12位10 msps单电源cmos adc，由差分放大器驱动，差分放大器使用单电源双通道运算放大器创建。adc的输入级为差分采样保持电路。以采样频率打开和关闭的开关以跟踪模式显示。电容表示为 c㩱c针约为16 pf，代表开关和输入引脚的组合杂散电容。cs和 ch分别表示采样电容和保持电容。在跟踪模式下，差分输入电压施加到cs电容器。当它进入保持模式时，这些电容器上的电压被转移到保持电容器。
图3.驱动单电源、差分输入adc，采用单端至差分运算放大器配置
adc的输入范围通过引脚搭接设置为2 v峰峰值。差分驱动放大器设置2.5 v共模电压。从信号失真的角度来看，这是最佳配置，原因有很多。
在真正使用单个电源工作的系统中，通常很难保持从电源到adc的直流耦合。在这样的系统中，通常会创建一个虚拟接地，通常位于轨道之间的中间。这就提出了单电源adc的最佳输入电压范围问题。乍一看，似乎需要零伏参考输入。但实际上，这对adc及其驱动放大器都造成了一些严格的限制，因为两者都必须在0 v或接近 v时保持完全线性度和低失真。
adc和运算放大器的更优化电压范围是既不包括接地也不包括正电源。以 v 为中心的范围s/2通常是最佳的。例如，以+2.2 v为中心的5 v p-p输入范围以+1.5 v和+3.5 v为界。如果针对中间电平偏置条件规定了单电源运算放大器的动态规格，则可以进行直接规格比较，以帮助实现适当的运算放大器adc匹配。但是，单电源adc的偏置点与理想v有较大偏移。s/2，运算放大器的失真和其他动态规格可能会降低。
在所示示例中，差分放大器的增益为24，将±0.5 v单端信号转换为共模电平为+2.2 v的5 v峰峰值差分信号。但是，每个运算放大器只需要在2 v至3 v范围内摆幅（即2.5 v±0.5 v）。这种对信号范围的高效利用使运算放大器失真降至最低，因为每个供电轨的裕量相对较大，为2 v。该方案对转换器也有好处。如前所述，当输入电压处于中间电源时，adc的cmos采样开关的导通电阻最小。最小化每个输入端的电压变化可降低开关的信号相关阻抗变化，并限制由此产生的失真。
该adc还可以配置为接受5 v峰峰值输入电压范围，包括单端或差分。使用所示的5 v峰峰值差分输入范围的配置，驱动放大器需要在1.25 v至3.75 v范围内摆幅。这仍会给两个电源留下 1.25 v 的裕量。选择更大的输入范围可优化直流线性度和信噪比。信号范围增加会导致转换器失真略有下降。
从安全角度来看，单电源信号链中的箝位输入电压问题不太重要，因为放大器和adc通常由同一电源供电。但是，某些adc上的模拟输入具有小于电源电压的绝对最大额定值。在这些情况下，必须再次解决通过箝位进行输入保护的问题。
线路驱动器
差分增益和差分相位规格表示小信号的增益和相位随叠加的大信号幅度的变化而变化。虽然这些规格主要取决于放大器架构，但信号和电源之间的裕量会影响运算放大器的差分增益和相位性能。因此，尽管复合视频信号的最大电平通常在1 v至2 v范围内，但复合视频线路驱动器过去倾向于使用±12 v和±15 v电源运行。为了节省功耗，设计人员再也无法承受信号和电源之间大量裕量的奢侈。
图4显示了一个高性能视频线路驱动器，它具有可选的分配放大器功能。运算放大器级以75的增益工作，通过75 ω反向端接驱动一对 ω输出线。v输出1和 v输出2因此是v的单独隔离/缓冲单位增益版本在.由于总端接增益为单位，该电路可用作低失真缓冲器或视频分配放大器。
图4.具有可选视频分发功能的传统高质量视频线路驱动器
如图所示，使用运算放大器ad811，采用±15 v电源供电，电路的–3 db带宽为120 mhz，差分增益/相位为0.01%/0.01°，单线驱动（rl= 150 Ω).驱动两条线路时，增益误差基本相同，而相位误差上升到约0.04°。采用±0 v电源时，该电路的增益平坦度在1.35 db至15 mhz范围内。正如预期的那样，较低的电源确实会降低一些性能，但在±0 v电源下，差分相位仍小于18.5°。–3 db点降至80 mhz，0.1 db增益平坦度维持至25 mhz。
本例使用ad811，说明了电源从±15 v降至±5 v时差分增益和相位下降的程度。ad8001等更现代的放大器仅额定工作电压为±5 v。该放大器具有更高的带宽和0.1 db增益平坦度，几乎等于ad15的±811 v差分增益和相位规格，功耗更低。
为了获得最佳精度和稳定性，建议使用金属膜电阻器类型。还建议进行重度解耦。至少应在器件电源引脚上使用本地低电感/低 esr rf 旁路电容，如 c1/c2 所示。这些是0.1 μf表面贴装芯片（或其他低电感类型）。驱动高峰值电流负载时，这些高频旁路应通过局部、短引线/大值、低 esr 电解（如 c3/c4 所示）进行增强，范围为 47 μf 至 100 μf。这些电容器将承载瞬态电流，可以是钽或额定高频的铝类型（即开关电源类型）。
图5所示为单电源增益为个复合视频线路驱动器的原理图。由于复合视频信号的同步端延伸到地电位以下，因此输入必须进行交流耦合和电平正移。设置最佳偏置点需要了解复合视频信号的性质以及所用运算放大器的视频性能。
图5.交流耦合单电源复合视频线路驱动器
交流耦合后，有界峰峰值幅度的信号在占空比中变化，需要比峰峰值幅度更大的动态摆幅能力。最坏的情况是，所需的动态信号摆幅将接近峰峰值的两倍。这两种边界情况适用于占空比大多较低，但偶尔会升高，反之亦然。复合视频的要求并不高。一个边界极端是整个帧大部分为黑色的信号，但每帧至少有一个白色（全强度）最小宽度尖峰一次。另一个极端是到处都是全白的视频信号。这种信号的消隐间隔和同步尖端将具有负向偏移，符合复合视频规范。水平和垂直消隐间隔的组合将这种信号限制在大约 75% 的时间内处于最高电平（白色）。
由于这两个极端之间的占空比变化，交流耦合的2 v p-p复合视频信号需要大约3.2 v的动态电压摆幅以避免削波。
一些电路使用同步头箝位和耦合器将同步头保持在相对恒定的水平，以降低所需的动态信号摆幅。但是，这些电路可能会有同步尖端压缩等伪影，除非它们由输出阻抗非常低的源驱动。
由于所示电路使用带轨到轨输出级的运算放大器，因此具有充足的信号摆幅能力，无需使用同步尖端箝位即可处理所需的动态范围。作为测试，在电源变化时测量差分增益和相位。当较低电源升高以接近视频信号时，要观察到的第一个效应是，在差分增益和相位受到不利影响之前，同步尖端被压缩。当上部电源降低以接近视频信号时，差分增益和相位不会受到显著不利影响，直到峰值视频输出与电源之差达到0.6 v。
考虑到该测试，发现同相输入偏置的最佳点是2.2 v dc。此时工作时，最差情况下的差分增益和相位分别测量为0.06%和0.06°。
电路中使用的交流耦合电容乍一看似乎相当大。复合视频信号的较低频带边沿为 30 hz。各个交流耦合点的电阻，特别是在输出端，都非常小。为了最小化相移和基线倾斜，需要大值电容器。对于不是最高质量的视频系统性能，这些电容器的值可以降低多达五倍，而图像质量只有轻微的变化。
如果输出信号的电压摆幅需要接近地电位，则直流耦合单电源线路驱动器将面临挑战。这是因为信号失真随着输出电压接近地电位而增加。例如，ad8031摆幅靠近两个供电轨。但是，当信号在电源之间具有共模电平时，以及每个电源轨的裕量约为500 mv时，可实现最低失真性能。如果在单电源应用中需要摆幅接近地电位的信号的低失真，则可以在运算放大器输出端使用发射极跟随器电路。
图6所示为配置为直流耦合单电源增益为8031的线路驱动器的ad2。当输出驱动反向端接50 ω线路时，v的总增益在到 v外是团结。除了最大限度地减少反射外，50 ω背面端接电阻器还可以在电缆短路时保护晶体管免受损坏。发射极跟随器位于反馈环路内，确保ad8031的输出电压保持在地电压以上约700 mv。使用该电路，即使输出信号摆幅在地50 mv以内，也可以实现极低的失真。该电路在500 khz和2 mhz下进行了测试。 图7和图8显示了500 khz时的输出信号摆幅和频谱。在此频率下，输出信号（在 v外），峰峰值摆幅为1.95 v（50 mv至2 v），thd为–68 db。
图6.用于单电源接地参考信号的低失真线路驱动器
图9和图10显示了2 mhz时的输出信号摆幅和频谱。正如预期的那样，在较高频率下，信号质量会有所下降。当输出信号的峰峰值摆幅为1.45 v（摆幅从50 mv到1.5 v）时，thd为–55 db。
图7.500 khz时低失真线路驱动器的输出信号摆幅
图8.500 khz 时低失真线路驱动器的 thd
图9.2 mhz时低失真线路驱动器的输出信号摆幅
图 10.2 mhz时低失真线路驱动器的thd
该电路还可用于驱动单电源高速adc的模拟输入，其输入电压范围以地为基准（例如，0 v至2 v或0 v至4 v）。在这种情况下，不需要反向端接电阻（假设晶体管到adc的物理距离较短）。因此，外部晶体管的发射极将直接连接到adc输入。因此，电路的可用输出电压摆幅将加倍。
有源滤波器
传统上，在设计高速有源滤波器时，设计人员可以选择增益带宽积（gbp）远高于滤波器转折频率的放大器。此外，±15 v或±12 v的电源电压意味着信号到轨裕量可以保持相当大。这使得放大器至少从带宽和信号摆幅的角度来看，被视为一个理想的元件。低功耗电源的出现通常会降低带宽和压摆率，再加上希望最大化信号范围，这意味着在许多情况下，滤波器的转折频率与滤波器中放大器的实际带宽之间的差异不再像以前那样相差。在为有源滤波器设计选择运算放大器时，必须事先计算放大器在电路中表现出的带宽和相移，前提是电源电平、所需的信号摆幅和所需的负载条件。在考虑信号摆幅时，还必须考虑电路内部节点上的信号电平，而不仅仅是输入和输出电平。在qs大于0.707的滤波器中，响应中会出现峰值。峰值电平必须考虑滤波器的动态范围，以免发生削波。
许多现代高速运算放大器都具有电流反馈拓扑。电流反馈放大器反馈环路中的电容通常会导致其变得不稳定。因此，电流反馈放大器通常不能用于将运算放大器配置为积分器的滤波器拓扑。5.一个例外是不包含积分器的sallen-key滤波器。
图11所示为中心频率为2 mhz的单电源双二阶带通滤波器电路。 将所有三个运算放大器的同相输入连接到电阻分压器，该分压器由两个连接在+2 v和地之间的5 kω电阻组成，可轻松产生1.5 v偏置电平。该偏置点也通过一个0.1 μf电容去耦至地。滤波器的频率响应如图12所示。
图 11.采用ad2和ad8032的单电源8031 mhz双二阶带通滤波器
图 12.单电源2 mhz带通滤波器的频率响应
为了保持精确的中心频率，运算放大器在2 mhz时必须具有足够的环路增益。这就要求选择单位增益交越频率明显较高的运算放大器。ad8031/ad8032的单位增益交越频率为40 mhz。 将开环增益乘以各个运算放大器电路的反馈因子，得到每个增益级的环路增益。从各个运算放大器电路的反馈网络中，我们可以看到每个运算放大器的环路增益至少为21 db。该电平足够高，以确保滤波器的中心频率不受运算放大器带宽的影响。例如，如果在此应用中选择增益带宽积为10 mhz的运算放大器，则产生的中心频率将偏移20%至1.6 mhz。
变压器驱动电路
即使使用轨到轨放大器，运算放大器的信号摆幅也仅限于电源电压。使用变压器耦合可能会将信号摆幅增加到大于供电轨的电压。此外，变压器耦合信号是差分的，通常对外部干扰具有更强的抗扰度。这在长距离传输信号的情况下可能至关重要。
通过选择具有适当匝数比的升压变压器，可以将信号的峰峰值幅度增加到任意高电平。但是，升压变压器从次级到初级的反射阻抗等于次级阻抗除以匝数比的平方。这导致对运算放大器的电流要求更高。在选择合适的运算放大器来驱动升压变压器时，设计人员需要寻找良好的信号摆幅，即使放大器提供相对较高的电流也是如此。
hdsl 收发器
hdsl或高比特率数字用户线正变得越来越流行，作为通过传统电话双绞线在中等距离上以高达2.048 mbits/s的速率提供全双工数据通信的一种手段。为了在长达约12，000英尺的距离上实现无中继传输，需要+13.5 dbm的传输功率水平（假设负载阻抗为135 ω）。由于客户端的收发器有时通过双绞线从中央局的电源供电，因此电路功耗至关重要。
图13所示电路由+5 v单电源供电，可提供该功率电平。双通道运算放大器用于将功率汇总到变压器的两个初级绕组中。它们有效地并联连接。两个运算放大器的增益配置为2。即使放大器的输入范围不是轨到轨（输入范围为–0.2 v至+4 v），输出也可以摆幅为轨到轨。尽管即使在相当重的负载条件下，输出电压也能够非常接近两个电源轨摆动，但为了保持约–0 db的thd水平（在5 khz下测量），约4.2 v至70.500 v的电压摆幅更为合适。两个初级变压器均参考的100 μf电容产生一个虚拟地，等于输出信号的平均直流值（约2.4 v）。每个初级端的次级反射阻抗为 29.78 ω （134/1.52/2).每个初级都串联起来，电阻大约等于该值。因此，每个初级端的电压是驱动它的运算放大器电压的一半。
图 13.单电源 hdsl 收发器
来自两个发射器运算放大器的分压电压也馈送到差分接收器的两个输入端。这些信号显示为接收器的共模电压，不会被放大。实际上，节点x和y处的电压并不完全相等，因此一些传输的信号被接收器放大。发射器到接收器的抑制测量值为–20 db。
接收到的信号耦合到两个原色。然而，这些电压使差分接收器彼此异相180°。这导致接收器增益等于变压器匝数比的倒数（1/1.5）。
每个运算放大器在其输出端提供3.5 v峰峰值电压，每个初级端的峰峰值电压为1.75。大约5.2 v峰峰值的次级电压是初级电压乘以1.5匝数比的总和。它对应于大约+14 dbm的功率电平。这是使用公式计算的。
此功率计算基于 √2 的波峰因数。如果在计算中使用不同的波峰因数，则得到的功率将大于或小于此值。如果需要更高的信号摆幅，可以使用匝数比较高的变压器。这将要求运算放大器提供更大的电流。在所示配置中，运算放大器向以+28.2 v为基准的负载提供约5 ma电流。由于它们能够提供高达50 ma的电流，同时保持0.5 v至4.5 v的信号摆幅，因此在次级端的信号摆幅方面存在一定的增加空间。但是，增加匝数比会降低接收信号的幅度。
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然而，由于传统的±15 v和±12 v系统电源电压让位于±5 v的较低双极性电源以及+5 v和+3.3 v的单电源，电路设计人员有必要明白，在这种新环境中进行设计不仅仅是寻找指定在较低电压下工作的元件的问题。并非所有过去使用的设计原则都可以直接转化为较低的电压环境。
将电源电压降低到典型的运算放大器具有许多影响。显然，输入和输出端的信号摆幅都减小了。信号和电源轨之间所需的裕量（传统放大器中通常为1 v至2 v）对于±15 v电源来说不太重要，现在大大降低了可用信号范围。虽然这种降低通常不会增加系统中的噪声水平，但信噪比会降低。由于设计人员不能再使用增加电源电压和信号摆幅等技术来“淹没”噪声水平，因此必须更加关注系统中的噪声水平。
带宽和压摆率都会随着电源的下降而降低。但是，应该注意的是，较小的信号摆幅需要较低的压摆率才能保持相同的带宽。在选择运算放大器时，必须仔细研究数据手册。数据手册规格列出了不同电源条件（例如±5 v、+5 v和+3 v）下的压摆率和带宽以及相应的负载条件，在这里非常有用且必要。
轨到轨放大器被视为解决电源电压降低困境的解决方案。术语轨到轨虽然没有确切定义，但是指输入和/或输出可以摆动接近两个轨的器件。该定义没有给出“接近两个钢轨”的确切值，也没有指定必须保持轨到轨性能的负载条件。轨到轨运算放大器是单电源运算放大器的一个子集，单电源运算放大器是在单电源轨上工作的器件。单电源运算放大器的输入和输出可能接近或可能无法接近供电轨。为了成功与轨到轨和单电源运算放大器配合使用，必须对一些常用的输出级有基本的了解。
图1显示了两个典型的高速运算放大器输出级。发射极-跟随器级广泛用于低失真运算放大器。其输出电压摆幅被限制在略大于电源轨的一个二极管压降。实际上，裕量更接近1 v。为了在高频下保持低失真，可能需要更大的裕量，从而进一步降低可用的峰峰值摆幅。增加一个以负电源轨为基准的外部负载电阻（通常为50 ω至500 ω）（在单电源应用中为地）可提供输出的下拉路径。这与npn和pnp晶体管基极的偏置相结合，允许pnp晶体管关闭。这允许将输出拉近负电源轨，从而使输出级的行为与简单的npn跟随器非常相似。这仅允许电压接近负轨。负载电阻必须以正电源为基准，以使输出电压接近正电源轨。这种配置的另一个潜在缺点是，当信号摆幅大于几百毫伏时，负载电流会消耗大。例如，如果需要50 v p-p摆幅，则使用40 ω下拉电阻将从运算放大器吸收2 ma电流。
图1.通用运算放大器输出级
所示的共发射极级允许输出摆动至晶体管饱和电压v以内中国经社卫星，两个轨道。对于少量负载电流（小于100 μa），饱和电压可能低至5 mv至20 mv;但对于更高的负载电流，饱和电压可能会增加到几百毫伏（例如，500 ma 时为 50 mv）。这种类型的输出级比发射极跟随级具有更高的开环输出阻抗，并且在驱动闪光转换器等非线性负载时更容易失真。但重要的是，不要孤立地看待开环输出阻抗。闭环输出阻抗，zo，由公式给出
其中 zo是开环输出阻抗，ao是开环增益，β是反馈因子（aoβ通常称为环路增益）。因此，例如100 db的大开环增益将使作为单位增益缓冲器连接的运算放大器的输出阻抗降低100，000倍。随着频率的增加，开环增益的减小将导致输出阻抗增加。
尽管轨到轨放大器通常摆幅可达电源的几十毫伏以内，但失真和信号摆幅之间通常需要权衡。运算放大器的数据手册通常规定输出信号未达到完整可用电压范围时的最佳失真。当信号电平接近电源轨的几百毫伏以内时，失真性能会显著下降。在具有共发射极输出级的轨到轨运算放大器中，当每个供电轨的信到轨裕量约为500 mv时，会出现最佳的失真/信号电平权衡。这是一个概括，最佳值也将取决于载荷。
除了使用轨到轨放大器外，还有许多技术可用于增加信号摆幅，而不必增加电源电平。差分驱动电路可以更有效地利用可用电压范围。升压变压器可以将电压提高到任意高电平，但代价是驱动放大器的输出电流增加。以下常见高速应用集旨在说明设计低压模拟电路所涉及的挑战，并特别探讨使用轨到轨运算放大器时获得最佳性能所涉及的技术。
驱动高速模数转换器
虽然大多数现代高速adc采用单电源供电，但它们仍然最常用于具有双极性电源的信号链。由于单电源adc的静态电流通常低于双电源adc，因此这一趋势背后的主要推动力是节省的功耗。
双极性信号在施加到单电源adc之前通常需要某种形式的电平转换。由于adc的安全输入电压通常不应超过电源电压几百毫伏，因此必须考虑在双电源环境中保护单电源器件。
图2显示了一个由8 mhz箝位放大器驱动的125位240 msps闪存转换器。该adc采用ecl逻辑，采用–5.2 v单电源供电。输入电压摆幅为2 v（–1 v±1 v）。该器件的绝对最大额定值规定安全输入电压范围介于 –v 之间s和 +0.5 v。虽然选择轨到轨放大器采用同一单电源供电本身可以保护adc免受过压影响，但在本例中，采用双极性电源为运算放大器供电更为合适。
图2.ad9002，8位、125 msps闪存转换器
尽管采用–5.2 v单电源供电的轨到轨放大器能够摆动大部分至地电位，但随着电压接近供电轨，信号失真往往会显著降低。更合理的方法是使用双极性电源为运算放大器供电，以便在信号和供电轨之间留出大量裕量（正侧5 v，负侧3 v）。
使用两个电阻分压器，运算放大器折合到输入端的箝位电压设置为比正常最大输入电压高±0.55 v或50 mv。为了将±0.5 v输入电压映射到adc的0 v至–2 v输入范围，运算放大器提供2增益，并使用+5.1 v基准电压源提供– v电平转换1.折合到输出端的箝位电压转换为+0.1 v和–2.1 v。1n5712肖特基二极管在上电期间提供额外保护，实际上可将adc输入端的最大电压保持在约+0.3 v。与运算放大器输出串联的50 ω电阻可限制过压期间通过二极管的电流，并将输出级与闪光adc的信号相关容性负载隔离开来2最大值为 22 pf。–2.1 v的负箝位电平虽然不是保护转换器所必需的，但可防止模拟输入过负过驱。
除了提供必要的信号调理之外，也许比提供必要的信号调理更重要的是，驱动放大器必须提供一个低阻抗源，而不会降低adc的动态能力。adc的信噪比加失真（s/（n+d）或sinad）曲线通常应用作驱动放大器的首选标准。该曲线应与运算放大器的总谐波失真加噪声（thd+n）进行比较。在这里，同类与同类的比较很重要，两种测量都应参考与实际电路中使用的信号电平、电源电压和偏置条件相似。放大器的负载条件也应与adc提供的负载条件相似。作为一般规则，为了防止运算放大器降低adc的动态性能，在最高信号频率下，其thd+n应比adc的s/（n+d）好6 db至10 db3（通常但不总是adc的奈奎斯特频率）。在某些应用中，例如频谱分析，低失真可能比低噪声更重要。在这种情况下，将运算放大器的thd与adc的失真（通常指定为无杂散动态范围或sfdr）进行比较更有意义。同样，选择失真比adc好6 db至10 db的运算放大器是合适的。
当adc的输入阻抗固定且在转换过程中不会改变时，可以使用此选择标准。采用双极性工艺设计的adc通常就是这种情况。另一方面，采用cmos工艺设计的adc通常将采样保持开关直接连接到模拟输入。这在转换过程中会产生瞬态电流，外部驱动电路必须能够提供这些电流。除此之外，cmos开关的（相对较低的）导通阻抗还具有一定的信号依赖性。因此，adc的模拟输入可能表现出与信号电平相关的输入阻抗，从而导致失真。
图3所示为一个12位10 msps单电源cmos adc，由差分放大器驱动，差分放大器使用单电源双通道运算放大器创建。adc的输入级为差分采样保持电路。以采样频率打开和关闭的开关以跟踪模式显示。电容表示为 c㩱c针约为16 pf，代表开关和输入引脚的组合杂散电容。cs和 ch分别表示采样电容和保持电容。在跟踪模式下，差分输入电压施加到cs电容器。当它进入保持模式时，这些电容器上的电压被转移到保持电容器。
图3.驱动单电源、差分输入adc，采用单端至差分运算放大器配置
adc的输入范围通过引脚搭接设置为2 v峰峰值。差分驱动放大器设置2.5 v共模电压。从信号失真的角度来看，这是最佳配置，原因有很多。
在真正使用单个电源工作的系统中，通常很难保持从电源到adc的直流耦合。在这样的系统中，通常会创建一个虚拟接地，通常位于轨道之间的中间。这就提出了单电源adc的最佳输入电压范围问题。乍一看，似乎需要零伏参考输入。但实际上，这对adc及其驱动放大器都造成了一些严格的限制，因为两者都必须在0 v或接近 v时保持完全线性度和低失真。
adc和运算放大器的更优化电压范围是既不包括接地也不包括正电源。以 v 为中心的范围s/2通常是最佳的。例如，以+2.2 v为中心的5 v p-p输入范围以+1.5 v和+3.5 v为界。如果针对中间电平偏置条件规定了单电源运算放大器的动态规格，则可以进行直接规格比较，以帮助实现适当的运算放大器adc匹配。但是，单电源adc的偏置点与理想v有较大偏移。s/2，运算放大器的失真和其他动态规格可能会降低。
在所示示例中，差分放大器的增益为24，将±0.5 v单端信号转换为共模电平为+2.2 v的5 v峰峰值差分信号。但是，每个运算放大器只需要在2 v至3 v范围内摆幅（即2.5 v±0.5 v）。这种对信号范围的高效利用使运算放大器失真降至最低，因为每个供电轨的裕量相对较大，为2 v。该方案对转换器也有好处。如前所述，当输入电压处于中间电源时，adc的cmos采样开关的导通电阻最小。最小化每个输入端的电压变化可降低开关的信号相关阻抗变化，并限制由此产生的失真。
该adc还可以配置为接受5 v峰峰值输入电压范围，包括单端或差分。使用所示的5 v峰峰值差分输入范围的配置，驱动放大器需要在1.25 v至3.75 v范围内摆幅。这仍会给两个电源留下 1.25 v 的裕量。选择更大的输入范围可优化直流线性度和信噪比。信号范围增加会导致转换器失真略有下降。
从安全角度来看，单电源信号链中的箝位输入电压问题不太重要，因为放大器和adc通常由同一电源供电。但是，某些adc上的模拟输入具有小于电源电压的绝对最大额定值。在这些情况下，必须再次解决通过箝位进行输入保护的问题。
线路驱动器
差分增益和差分相位规格表示小信号的增益和相位随叠加的大信号幅度的变化而变化。虽然这些规格主要取决于放大器架构，但信号和电源之间的裕量会影响运算放大器的差分增益和相位性能。因此，尽管复合视频信号的最大电平通常在1 v至2 v范围内，但复合视频线路驱动器过去倾向于使用±12 v和±15 v电源运行。为了节省功耗，设计人员再也无法承受信号和电源之间大量裕量的奢侈。
图4显示了一个高性能视频线路驱动器，它具有可选的分配放大器功能。运算放大器级以75的增益工作，通过75 ω反向端接驱动一对 ω输出线。v输出1和 v输出2因此是v的单独隔离/缓冲单位增益版本在.由于总端接增益为单位，该电路可用作低失真缓冲器或视频分配放大器。
图4.具有可选视频分发功能的传统高质量视频线路驱动器
如图所示，使用运算放大器ad811，采用±15 v电源供电，电路的–3 db带宽为120 mhz，差分增益/相位为0.01%/0.01°，单线驱动（rl= 150 Ω).驱动两条线路时，增益误差基本相同，而相位误差上升到约0.04°。采用±0 v电源时，该电路的增益平坦度在1.35 db至15 mhz范围内。正如预期的那样，较低的电源确实会降低一些性能，但在±0 v电源下，差分相位仍小于18.5°。–3 db点降至80 mhz，0.1 db增益平坦度维持至25 mhz。
本例使用ad811，说明了电源从±15 v降至±5 v时差分增益和相位下降的程度。ad8001等更现代的放大器仅额定工作电压为±5 v。该放大器具有更高的带宽和0.1 db增益平坦度，几乎等于ad15的±811 v差分增益和相位规格，功耗更低。
为了获得最佳精度和稳定性，建议使用金属膜电阻器类型。还建议进行重度解耦。至少应在器件电源引脚上使用本地低电感/低 esr rf 旁路电容，如 c1/c2 所示。这些是0.1 μf表面贴装芯片（或其他低电感类型）。驱动高峰值电流负载时，这些高频旁路应通过局部、短引线/大值、低 esr 电解（如 c3/c4 所示）进行增强，范围为 47 μf 至 100 μf。这些电容器将承载瞬态电流，可以是钽或额定高频的铝类型（即开关电源类型）。
图5所示为单电源增益为个复合视频线路驱动器的原理图。由于复合视频信号的同步端延伸到地电位以下，因此输入必须进行交流耦合和电平正移。设置最佳偏置点需要了解复合视频信号的性质以及所用运算放大器的视频性能。
图5.交流耦合单电源复合视频线路驱动器
交流耦合后，有界峰峰值幅度的信号在占空比中变化，需要比峰峰值幅度更大的动态摆幅能力。最坏的情况是，所需的动态信号摆幅将接近峰峰值的两倍。这两种边界情况适用于占空比大多较低，但偶尔会升高，反之亦然。复合视频的要求并不高。一个边界极端是整个帧大部分为黑色的信号，但每帧至少有一个白色（全强度）最小宽度尖峰一次。另一个极端是到处都是全白的视频信号。这种信号的消隐间隔和同步尖端将具有负向偏移，符合复合视频规范。水平和垂直消隐间隔的组合将这种信号限制在大约 75% 的时间内处于最高电平（白色）。
由于这两个极端之间的占空比变化，交流耦合的2 v p-p复合视频信号需要大约3.2 v的动态电压摆幅以避免削波。
一些电路使用同步头箝位和耦合器将同步头保持在相对恒定的水平，以降低所需的动态信号摆幅。但是，这些电路可能会有同步尖端压缩等伪影，除非它们由输出阻抗非常低的源驱动。
由于所示电路使用带轨到轨输出级的运算放大器，因此具有充足的信号摆幅能力，无需使用同步尖端箝位即可处理所需的动态范围。作为测试，在电源变化时测量差分增益和相位。当较低电源升高以接近视频信号时，要观察到的第一个效应是，在差分增益和相位受到不利影响之前，同步尖端被压缩。当上部电源降低以接近视频信号时，差分增益和相位不会受到显著不利影响，直到峰值视频输出与电源之差达到0.6 v。
考虑到该测试，发现同相输入偏置的最佳点是2.2 v dc。此时工作时，最差情况下的差分增益和相位分别测量为0.06%和0.06°。
电路中使用的交流耦合电容乍一看似乎相当大。复合视频信号的较低频带边沿为 30 hz。各个交流耦合点的电阻，特别是在输出端，都非常小。为了最小化相移和基线倾斜，需要大值电容器。对于不是最高质量的视频系统性能，这些电容器的值可以降低多达五倍，而图像质量只有轻微的变化。
如果输出信号的电压摆幅需要接近地电位，则直流耦合单电源线路驱动器将面临挑战。这是因为信号失真随着输出电压接近地电位而增加。例如，ad8031摆幅靠近两个供电轨。但是，当信号在电源之间具有共模电平时，以及每个电源轨的裕量约为500 mv时，可实现最低失真性能。如果在单电源应用中需要摆幅接近地电位的信号的低失真，则可以在运算放大器输出端使用发射极跟随器电路。
图6所示为配置为直流耦合单电源增益为8031的线路驱动器的ad2。当输出驱动反向端接50 ω线路时，v的总增益在到 v外是团结。除了最大限度地减少反射外，50 ω背面端接电阻器还可以在电缆短路时保护晶体管免受损坏。发射极跟随器位于反馈环路内，确保ad8031的输出电压保持在地电压以上约700 mv。使用该电路，即使输出信号摆幅在地50 mv以内，也可以实现极低的失真。该电路在500 khz和2 mhz下进行了测试。 图7和图8显示了500 khz时的输出信号摆幅和频谱。在此频率下，输出信号（在 v外），峰峰值摆幅为1.95 v（50 mv至2 v），thd为–68 db。
图6.用于单电源接地参考信号的低失真线路驱动器
图9和图10显示了2 mhz时的输出信号摆幅和频谱。正如预期的那样，在较高频率下，信号质量会有所下降。当输出信号的峰峰值摆幅为1.45 v（摆幅从50 mv到1.5 v）时，thd为–55 db。
图7.500 khz时低失真线路驱动器的输出信号摆幅
图8.500 khz 时低失真线路驱动器的 thd
图9.2 mhz时低失真线路驱动器的输出信号摆幅
图 10.2 mhz时低失真线路驱动器的thd
该电路还可用于驱动单电源高速adc的模拟输入，其输入电压范围以地为基准（例如，0 v至2 v或0 v至4 v）。在这种情况下，不需要反向端接电阻（假设晶体管到adc的物理距离较短）。因此，外部晶体管的发射极将直接连接到adc输入。因此，电路的可用输出电压摆幅将加倍。
有源滤波器
传统上，在设计高速有源滤波器时，设计人员可以选择增益带宽积（gbp）远高于滤波器转折频率的放大器。此外，±15 v或±12 v的电源电压意味着信号到轨裕量可以保持相当大。这使得放大器至少从带宽和信号摆幅的角度来看，被视为一个理想的元件。低功耗电源的出现通常会降低带宽和压摆率，再加上希望最大化信号范围，这意味着在许多情况下，滤波器的转折频率与滤波器中放大器的实际带宽之间的差异不再像以前那样相差。在为有源滤波器设计选择运算放大器时，必须事先计算放大器在电路中表现出的带宽和相移，前提是电源电平、所需的信号摆幅和所需的负载条件。在考虑信号摆幅时，还必须考虑电路内部节点上的信号电平，而不仅仅是输入和输出电平。在qs大于0.707的滤波器中，响应中会出现峰值。峰值电平必须考虑滤波器的动态范围，以免发生削波。
许多现代高速运算放大器都具有电流反馈拓扑。电流反馈放大器反馈环路中的电容通常会导致其变得不稳定。因此，电流反馈放大器通常不能用于将运算放大器配置为积分器的滤波器拓扑。5.一个例外是不包含积分器的sallen-key滤波器。
图11所示为中心频率为2 mhz的单电源双二阶带通滤波器电路。 将所有三个运算放大器的同相输入连接到电阻分压器，该分压器由两个连接在+2 v和地之间的5 kω电阻组成，可轻松产生1.5 v偏置电平。该偏置点也通过一个0.1 μf电容去耦至地。滤波器的频率响应如图12所示。
图 11.采用ad2和ad8032的单电源8031 mhz双二阶带通滤波器
图 12.单电源2 mhz带通滤波器的频率响应
为了保持精确的中心频率，运算放大器在2 mhz时必须具有足够的环路增益。这就要求选择单位增益交越频率明显较高的运算放大器。ad8031/ad8032的单位增益交越频率为40 mhz。 将开环增益乘以各个运算放大器电路的反馈因子，得到每个增益级的环路增益。从各个运算放大器电路的反馈网络中，我们可以看到每个运算放大器的环路增益至少为21 db。该电平足够高，以确保滤波器的中心频率不受运算放大器带宽的影响。例如，如果在此应用中选择增益带宽积为10 mhz的运算放大器，则产生的中心频率将偏移20%至1.6 mhz。
变压器驱动电路
即使使用轨到轨放大器，运算放大器的信号摆幅也仅限于电源电压。使用变压器耦合可能会将信号摆幅增加到大于供电轨的电压。此外，变压器耦合信号是差分的，通常对外部干扰具有更强的抗扰度。这在长距离传输信号的情况下可能至关重要。
通过选择具有适当匝数比的升压变压器，可以将信号的峰峰值幅度增加到任意高电平。但是，升压变压器从次级到初级的反射阻抗等于次级阻抗除以匝数比的平方。这导致对运算放大器的电流要求更高。在选择合适的运算放大器来驱动升压变压器时，设计人员需要寻找良好的信号摆幅，即使放大器提供相对较高的电流也是如此。
hdsl 收发器
hdsl或高比特率数字用户线正变得越来越流行，作为通过传统电话双绞线在中等距离上以高达2.048 mbits/s的速率提供全双工数据通信的一种手段。为了在长达约12，000英尺的距离上实现无中继传输，需要+13.5 dbm的传输功率水平（假设负载阻抗为135 ω）。由于客户端的收发器有时通过双绞线从中央局的电源供电，因此电路功耗至关重要。
图13所示电路由+5 v单电源供电，可提供该功率电平。双通道运算放大器用于将功率汇总到变压器的两个初级绕组中。它们有效地并联连接。两个运算放大器的增益配置为2。即使放大器的输入范围不是轨到轨（输入范围为–0.2 v至+4 v），输出也可以摆幅为轨到轨。尽管即使在相当重的负载条件下，输出电压也能够非常接近两个电源轨摆动，但为了保持约–0 db的thd水平（在5 khz下测量），约4.2 v至70.500 v的电压摆幅更为合适。两个初级变压器均参考的100 μf电容产生一个虚拟地，等于输出信号的平均直流值（约2.4 v）。每个初级端的次级反射阻抗为 29.78 ω （134/1.52/2).每个初级都串联起来，电阻大约等于该值。因此，每个初级端的电压是驱动它的运算放大器电压的一半。
图 13.单电源 hdsl 收发器
来自两个发射器运算放大器的分压电压也馈送到差分接收器的两个输入端。这些信号显示为接收器的共模电压，不会被放大。实际上，节点x和y处的电压并不完全相等，因此一些传输的信号被接收器放大。发射器到接收器的抑制测量值为–20 db。
接收到的信号耦合到两个原色。然而，这些电压使差分接收器彼此异相180°。这导致接收器增益等于变压器匝数比的倒数（1/1.5）。
每个运算放大器在其输出端提供3.5 v峰峰值电压，每个初级端的峰峰值电压为1.75。大约5.2 v峰峰值的次级电压是初级电压乘以1.5匝数比的总和。它对应于大约+14 dbm的功率电平。这是使用公式计算的。
此功率计算基于 √2 的波峰因数。如果在计算中使用不同的波峰因数，则得到的功率将大于或小于此值。如果需要更高的信号摆幅，可以使用匝数比较高的变压器。这将要求运算放大器提供更大的电流。在所示配置中，运算放大器向以+28.2 v为基准的负载提供约5 ma电流。由于它们能够提供高达50 ma的电流，同时保持0.5 v至4.5 v的信号摆幅，因此在次级端的信号摆幅方面存在一定的增加空间。但是，增加匝数比会降低接收信号的幅度。
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