一种低功耗系统芯片的实现流程
本文基于ieeel801标准uni-fied power format(upf)，采用synopsys和mentor graphics的eda工具实现了包括可测性设计在内的“从rtl到gdsii”的完整低功耗流程设计。本论文第1部分描述了低功耗技术和术语。第2部分描述了本文设计的系统芯片的情况。第3部分描述了整个设计的流程和采用的eda工具。第4部分为总结。
1 低功耗技术
数字cmos电路的功耗主要有三个来源，分别是开关功耗pswitching、短路功耗pshort-circuit和泄漏功耗pleakage，分为动态功耗(psw itching+pshort-circuit)和静态功耗(pleakage)两大类，如式(1)所示。
其中，α是开关活动因子，cl是有效电容，vdd是工作电压，fclk是时钟频率，isc是平均短路电流，ileak是平均漏电流。目前提出了各种降低功耗的方法，主流的技术有门控时钟(clock-gating)、多阈值电压(multi-threshold)，先进的技术包括多电压(mulit- voltage，mv)电源关断(mtcmos pwr gating)、多电压和带状态保持功能的电源关断(mv&pwr gating with state retention)、低电压待机(low-vdd stan-dby)、动态或自适应电压和频率调整(dynamic or adaptive voltage&frequency scaling,dvs、dvfs、avs、avfs)、阱偏置(well biasing，vtcmos)等。为了实现这些技术，需要在设计的时候划分电压域(power domain,pd)，组成不同的工作模式(power mode,pm)和加入特殊器件，比如电源关断器件(power switches)、电平转换器件(level shifter，ls)、隔离器件(isolation cell)和状态保持器件(state ret-ention cell)等。在本文的芯片设计中采用了门控时钟、多电压和电源关断技术。
2 本次设计的概括
本文的芯片设计如图1所示，有4万个寄存器、20万逻辑门，共分七个电压域，pd top(顶层)、pd1、pd2、pd3、pd4、pd5和pd6，其中pd6工作在1.2v，其余的工作在1.8v。在正常工作模式下有三种电压模式，分别为pm1(pd1关断，其余开启)、pm2(pd top和pd1开启，其余关断)和pm3(pd top开启，其余关断)。电源关断器件和隔离器件的使能信号(ps en和iso en)由处于常开区pd top的功耗模式控制器(pmc)产生。
3 低功耗设计流程
如图1所示，每个关断电压域的输出要插入隔离器件，以防止该电压域电源关断后输出的不定态影响别的电压域正常工作，由于pd6的工作电压是1.2v，其余的是1.8v，因此要在pd6的输入和输出插入电平转换器件。这些低功耗的设计意图写入upf文件，eda工具根据upf实现设计者的想法。整个设计实现过程中包括rtl代码的综合、可测试性设计、布局布线、物理验证和网表的等价形式验证，如图2所示。
3.1 综合
rtl代码的综合使用design compiler(dc)，输入文件为upf、带电源信息的库文件(pg.db)、rtl代码和时序约束文件(sdc。在综合优化的过程中，工具会根据 upf自动地在相应的位置插入电平转换器件和隔离器件，优化完成后，可以用check_mv_desing命令进行正确性检查。 dc输出的网表与rtl代码使用formality进行等价形式验证。
3.2 可测试性设计
在通过等价形式验证的综合网表中做可测性设计。首先利用mbistarchitect做静态随机存储器(sram)的内在自测试(mbist)。输入文件包括网表、sram的模型，输出带自测试电路的网表。其次利用bsdarchitect完成边界扫描测试，输入文件包括网表和输入/输出接口电路的模型，输出包含边界扫描电路的网表。最后利用dftcompiler完成逻辑扫描测试，输入文件为upf、时序约束文件和网表，利用insert dft命令完成扫描链的连接。由于做内在自测试和边界扫描测试电路时没有用到upf，因此在扫描链插入后要用check mv desing命令进行检查，电平转换器件和隔离器件如果缺少用insert_mv_cell插入，如果多余用remove_mv_cell命令删除。dft compiler输出为网表、新的upf'、spf、def和时序约束文件。做完可测试性设计的网表和综合的网表进行等价形式验证。
3.3 布局布线
利用ic compiler进行布局布线，输入文件有upf'、时序约束文件、网表，输出文件为网表和时序约束文件。输出网表要完成等价形式验证。完成布局布线后的网表使用mvric进行低功耗设计的检查，用star-rcxt抽取寄生参数，用primetime进行时序和功耗的签收，最后用mvsim和vcs完成后仿真。最后使用calibre完成物理验证，输出gdsii文件。最终的芯片版图如图3所示。
3.4 自动测试向量的生成
完成布局布线后的网表和dft compiler输出的spf文件送入tetramax中进行自动测试向量的生成。本文的设计生成2576个向量，故障覆盖率为98%，并用vcs完成了测试向量的后仿真。
4 结论
本文阐述了一种低功耗系统芯片的实现流程。利用该流程实现了一个包含4万寄存器、20万等效逻辑门的系统芯片，并流片验证，结果达到预期目标。
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其中，α是开关活动因子，cl是有效电容，vdd是工作电压，fclk是时钟频率，isc是平均短路电流，ileak是平均漏电流。目前提出了各种降低功耗的方法，主流的技术有门控时钟(clock-gating)、多阈值电压(multi-threshold)，先进的技术包括多电压(mulit- voltage，mv)电源关断(mtcmos pwr gating)、多电压和带状态保持功能的电源关断(mv&pwr gating with state retention)、低电压待机(low-vdd stan-dby)、动态或自适应电压和频率调整(dynamic or adaptive voltage&frequency scaling,dvs、dvfs、avs、avfs)、阱偏置(well biasing，vtcmos)等。为了实现这些技术，需要在设计的时候划分电压域(power domain,pd)，组成不同的工作模式(power mode,pm)和加入特殊器件，比如电源关断器件(power switches)、电平转换器件(level shifter，ls)、隔离器件(isolation cell)和状态保持器件(state ret-ention cell)等。在本文的芯片设计中采用了门控时钟、多电压和电源关断技术。
2 本次设计的概括
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3 低功耗设计流程
如图1所示，每个关断电压域的输出要插入隔离器件，以防止该电压域电源关断后输出的不定态影响别的电压域正常工作，由于pd6的工作电压是1.2v，其余的是1.8v，因此要在pd6的输入和输出插入电平转换器件。这些低功耗的设计意图写入upf文件，eda工具根据upf实现设计者的想法。整个设计实现过程中包括rtl代码的综合、可测试性设计、布局布线、物理验证和网表的等价形式验证，如图2所示。
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完成布局布线后的网表和dft compiler输出的spf文件送入tetramax中进行自动测试向量的生成。本文的设计生成2576个向量，故障覆盖率为98%，并用vcs完成了测试向量的后仿真。
4 结论
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