在FPGA芯片上使用VHDL语言实现UART模块的设计
1 引言
在数据采集系统中， 常需要进行异步串行数据传输，目前广泛使用的rs232异步串行接口，如8250、ns16450等专用集成芯片，虽然使用简单，却有占用电路体积、引脚连接复杂等缺点。soc（system on chip，片上系统）是asic设计中的新技术，是以嵌入式系统为核心，以ip 复用技术为基础，集软、硬件于一体的设计方法。使用ip复用技术，将uart集成到fpga芯片上，可增加系统的可靠性，缩小pcb板体积；其次由于ip核的特点，使用ip核可使整个系统更加灵活，还可以根据需要进行功能的升级、扩充和裁减。
本文使用verilog hdl语言编写uart模块，将其集成到fpga芯片上，与芯片上的其它功能模块构成soc片上系统。
2 uart模块设计与实现
uart串行数据格式如图1所示，串行数据包括8位数据（8 data bits）、1位起始位（start bit）、1位结束位（stop bit）、1位校验位（parity bit），共11位。
uart模块结构如图２所示，左边发送锁存器、发送移位寄存器和逻辑控制组成发送模块（txmit），右边接收锁存器、接收移位寄存器和逻辑控制组成接收模块（rxcver）。发送模块和接收模块除了共用复位信号、时钟信号和并行数据线外，分别有各自的输入、输出和控制逻辑单元。
2.1 波特率时钟的控制
uart核包含一个可编程的波特率发生器，它给发送模块和接收模块提供发送数据和接收数据的基准时钟，波特率发生器产生的时钟mclkx16是串行数据波特率的16倍。它对系统时钟进n分频，计算公式为：mclkx16=系统时钟/波特率*16，针对不同波特率设定相应的数值就可以得到期望的内部波特率时钟。
2.2 发送模块设计
发送模块分为三种模式：空闲模式、载入数据模式、移位模式。当并行8位数据从总线写入发送模块后，发送模块将并行数据装入锁存器thr中，然后在移位寄存器tsr中将数据移位，产生完整的发送序列（包括起始位，数据位，奇偶校验位和停止位），以相应波特率从tx发送。发送模块的输入时钟mclkx16是串行数据波特率的16倍，模块内部将其16分频后得到波特率时钟txclk。
在发送时序图中我们看到输入数据为8’b00001111，校验位为奇校验，产生校验位为’1’。tx端依次输出起始位’0’，8位数据’00001111’，校验位’1’。tsr移位寄存器中数据依次右移，高位在前两次右移中补’1’，之后8次移位中高位补’0’。
下面是发送模块主要程序段，使用verilog hdl语言编写。由于初始和移位程序比较简单，这里没有给出。
always @（posedge txclk or posedge reset）
if （reset）
idle_reset; //初始程序
else
begin
if （txdone && txdatardy）
load_data; //将数据装入tsr，并发送起始位
else
begin
shift_data; // tsr8位数据移位，并产生校验位
if （txdone ）
tx 《= 1‘b1; // 输出停止位
else if （paritycycle）
tx 《= txparity; // 输出校验位
else
tx 《= tsr［0］; //输出数据位
end
end
2.3 接收模块设计
接收模块也分为三种模式：空闲模式、检测起始位模式、移位模式。首先捕捉起始位，
在mclkx16时钟下不断检测从rx端输入数据的起始位，当检测到起始位后，接收模块由空闲模式转换为移位模式，并且16分频mclkx16产生rxclk波特率时钟。此时rxclk时钟的上升沿位于串行数据每一位的中间，这样接下来的数据在每一位的中点采样，能有效滤除噪声影响。然后由rxclk控制在上升沿将数据位写入移位寄存器rsr的rsr［7］位，并且rsr右移1位，照此过程8位数据全部写入rsr，并且停止产生rxclk波特率时钟。判断奇偶校验、帧结构和溢出标志正确后，rsr寄存器中的数据写入rhr数据锁存寄存器中，最后由8位数据总线输出转换完成的数据。
rxclk时钟的产生依靠判断起始位，在起始位’0’的中点产生，并且在检测到结束位后停止，如图4所示。
接收移位程序段如下：
task shift_data;
begin
rsr 《= rsr 》》 1; // 寄存器右移一位
rsr［7］ 《= rxparity; // 数据装入rsr［7］
rxparity 《= rxstop;
rxstop 《= rx;
paritygen 《= paritygen ^ rxstop; // 产生奇偶比较标志
end
endtask
由时序图可以看到一个完整的数据帧的接收过程，hunt和idle标志捕捉到起始位后，产生rxclk波特率时钟，串行数据在rsr中移位，rsr中数据右移高位补零。当起始位’0’移位到rsr［0］后，接收模块在下一个clk上升沿返回空闲状态，返回空闲状态后产生数据移位完成中断rxrdy，数据可从8位数据总线读出。
3 uart综合
程序经仿真验证后，须综合生成ip核并嵌入fpga中。使用xilinx公司的xilinx ise工具综合uart模块，fpga选用xilinx公司的spartan-iie xc2s50e，系统时钟40mhz。经xilinx ise综合后，资源使用结果如下所示，表明使用少量fpga的slice和lut单元就可生成uart核。
uart核可灵活分成接收和发送两部分，可根据需要选择使用，节省系统资源；一些控制标志字也可根据需要自行删减和扩充。最后将集成有uart核的fpga数据采集系统与测试台进行异步串行通信实验，通信数据经检测表明使用uart核传输数据稳定可靠。
4 结束语
在数据采集系统中经常采用uart异步串行通信接口作为数据采集系统的短距离串行通信。相对于传统的uart芯片来说，集成在fpga中的具有uart功能的ip核更有利于提高数据采集系统的可靠性和稳定性，缩小电路体积。本文设计的uart ip核通过仿真验证，经综合、编译、嵌入fpga，成功应用于数据采集系统的端口通信中。
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本文使用verilog hdl语言编写uart模块，将其集成到fpga芯片上，与芯片上的其它功能模块构成soc片上系统。
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uart模块结构如图２所示，左边发送锁存器、发送移位寄存器和逻辑控制组成发送模块（txmit），右边接收锁存器、接收移位寄存器和逻辑控制组成接收模块（rxcver）。发送模块和接收模块除了共用复位信号、时钟信号和并行数据线外，分别有各自的输入、输出和控制逻辑单元。
2.1 波特率时钟的控制
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在发送时序图中我们看到输入数据为8’b00001111，校验位为奇校验，产生校验位为’1’。tx端依次输出起始位’0’，8位数据’00001111’，校验位’1’。tsr移位寄存器中数据依次右移，高位在前两次右移中补’1’，之后8次移位中高位补’0’。
下面是发送模块主要程序段，使用verilog hdl语言编写。由于初始和移位程序比较简单，这里没有给出。
always @（posedge txclk or posedge reset）
if （reset）
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else
begin
if （txdone && txdatardy）
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else
begin
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tx 《= txparity; // 输出校验位
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tx 《= tsr［0］; //输出数据位
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rxstop 《= rx;
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end
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文本噪声标签在预训练语言模型（PLMs）上的特性
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