通用HDL的技术特性
vhdl、verilog和systemverilog的比较
简介
各种硬件描述语言 (hdl) 在过去几年中不断增强，确定哪种语言适合哪种设计的复杂性也随之增加。许多设计人员和组织正在考虑是否应该从一种 hdl 切换到另一种hdl。
本文比较了三种通用 hdl 的技术特性：
vhdl (ieee-std 1076)：一种由多种验证和综合（实现）工具支持的通用数字设计语言。
verilog (ieee-std 1364)：一种通用数字设计语言，支持多种验证和综合工具。
systemverilog：verilog 的增强版本。
语言的“感觉”
每个 hdl 都有自己的风格和特点。以下描述提供了每种语言的整体“感觉”。文章末尾的表格提供了更详细的功能比较。
vhdl
vhdl 是一种强类型且类型丰富的语言。源自 ada 编程语言，其语言要求比 verilog 更冗长。额外的冗长旨在使设计自我记录（所谓的更严谨）。此外，强类型需要额外的编码才能从一种数据类型显式转换为另一种数据类型。
vhdl 的创建者强调明确的语义和易于从一种工具移植到另一种工具的设计。因此，作为语言和工具实现的产物，竞争条件不是 vhdl 用户关心的问题。
已经开发了几个相关的标准来增加语言的实用性。今天的 vhdl 设计都依赖于 ieee-std 1164（std_logic 类型），并且许多还依赖于标准的 numeric 和 math 包。相关标准的开发是 vhdl 作者的另一个目标：即产生一种通用语言并允许开发可重用的包以涵盖语言中未内置的功能。
vhdl 没有在语言中定义任何仿真控制或监视功能。这些功能取决于工具。
由于缺乏语言定义的仿真控制命令以及 vhdl 的用户定义类型功能，vhdl 社区通常依赖交互式 gui 环境来调试设计问题。
verilog
verilog 是一种弱类型和有限类型的语言。它的传统可以追溯到 c 编程语言和称为 hilo 的旧 hdl。
verilog 中的所有数据类型都在语言中预定义。verilog 承认所有数据类型都有位级表示。支持的数据可以在 verilog 中自由混合。
verilog 中的仿真语义比 vhdl 中的更加模糊。这种模糊性为设计人员在应用优化方面提供了更大的灵活性， 但如果不遵循编码准则，它也可能（并且经常会）导致竞争条件 。有可能在不同供应商的工具上甚至在同一供应商工具的不同版本上产生不同结果的设计。
与 vhdl 的创建者不同，verilog 的作者认为他们为设计人员提供了语言所需的一切。语言的范围更有限，加上缺乏打包能力，即使不是不可能，也很难开发语言中尚未包含的可重用功能。
verilog 在语言中定义了一组基本的仿真控制能力（系统任务）。
由于这些预定义的系统任务和缺乏复杂的数据类型，verilog 用户经常运行批处理或命令行仿真，并通过查看仿真结果数据库中的波形来调试设计问题。
systemverilog
systemverilog 的父级显然是 verilog，但该语言还受益于称为 superlog 的专有 verilog 扩展以及 c 和 c++ 编程语言的特点。
systemverilog 通过添加丰富的用户定义类型系统来扩展 verilog。它还添加了强类型功能，特别是在用户定义类型领域。但是，vhdl 中类型检查的强度仍然超过了 systemverilog。而且，为了保持向后兼容性，systemverilog 为内置的 verilog 类型保留了弱类型。
由于 systemverilog 是一种比 verilog 更通用的语言，它提供了定义和打包该语言中尚未包含的可重用功能的能力。
systemverilog 还增加了针对测试台开发、基于断言的验证以及接口抽象和封装的功能。
强类型的优点和缺点
强类型的好处是在验证过程中尽早发现设计中的错误。在分析/编译源代码的过程中有很多都是强类型发现的问题，在仿真过程中可能会发现更多问题。
强类型的缺点是性能成本。由于工具必须对源代码进行检查，因此编译速度往往较慢。
当启用运行时检查时，仿真也会由于检查开销而变慢。此外，由于设计人员在编写代码时必须编写类型转换函数并插入类型转换或显式声明的转换函数，因此设计人员的工作效率在编写代码阶段可能会降低。
1,000,000 元的问题是：强类型的好处是否超过成本？
这个问题没有一个正确答案。一般来说，vhdl 语言设计者想要一种安全的语言，能够在流程的早期捕获尽可能多的错误。verilog 语言设计者想要一种设计者可以使用的语言——用来快速编写模型。systemverilog 的设计者正试图通过在增强领域提供强类型来提供两全其美，同时不会显着影响代码编写和建模效率。
语言特征比较
下表显示了三种 hdl 的逐个特性比较。请注意，红色字体将 verilog 2001 功能与 verilog 1995 功能区分开来。
总结
除了上面的语言特性比较之外，这里还有一些需要考虑的最后几点：
systemverilog 是一个新兴的标准，仍在不断发展。systemverilog 拥有一系列引人注目的功能，是当前 verilog 用户可能的迁移路径。但是目前一些综合工具支持的还不是支持的特别好~
对于vhdl 用户，许多systemverilog 和verilog 2001 增强功能已经以vhdl 语言提供。还有一项新的 vhdl 增强工作正在进行中，它将为该语言添加测试平台和扩展的断言功能（systemverilog 将在这两个领域提供超过 vhdl 2002 的价值）。考虑到更改流程和工具的成本以及培训所需的投资，必须非常慎重地考虑是否放弃 vhdl（应该都不会）。
骁龙835小米6抢不过三星S8，只能靠高通能否在量产上给力了
美高森美750W GaN on SiC RF功率晶体管 为航空应用提供无与伦比的高功率性能
湖南视比特机器人完成新一轮千万级战略融资
13家单位知识图谱平台首批通过电子标准院产品认证
IOS，Android，WP三大智能机系统的全面比较
通用HDL的技术特性
存储器滑坡 三星第四季度营收预估下滑
动力电池胶粘剂、动力电池结构胶热管理应用解决方案！
富士推出X100V微单相机，双向翻折液晶触摸屏
对中国发展宽带接入及光纤的思考
农业环境监测站的技术参数
怎样才能鉴别光纤光缆品质的好坏？
同方国芯800亿定增解码
戴尔与微软展望乐观，将带动PC产业链受惠
解析将电话系统转移到云技术的担心和难题
路虎DC100一款入门级、双门敞篷的路虎SUV,配备柴油发动机,起价为20万
皮带传送机轴承位磨损如何修复效果会比较好
SAM-Adapter：首次让SAM在下游任务适应调优！
TE Connectivity推出48V汇流条连接器及组件实现数据中心应用设计
一种颠覆传统工艺的超高温热泵除湿机在国内研发成功
简介
各种硬件描述语言 (hdl) 在过去几年中不断增强，确定哪种语言适合哪种设计的复杂性也随之增加。许多设计人员和组织正在考虑是否应该从一种 hdl 切换到另一种hdl。
本文比较了三种通用 hdl 的技术特性：
vhdl (ieee-std 1076)：一种由多种验证和综合（实现）工具支持的通用数字设计语言。
verilog (ieee-std 1364)：一种通用数字设计语言，支持多种验证和综合工具。
systemverilog：verilog 的增强版本。
语言的“感觉”
每个 hdl 都有自己的风格和特点。以下描述提供了每种语言的整体“感觉”。文章末尾的表格提供了更详细的功能比较。
vhdl
vhdl 是一种强类型且类型丰富的语言。源自 ada 编程语言，其语言要求比 verilog 更冗长。额外的冗长旨在使设计自我记录（所谓的更严谨）。此外，强类型需要额外的编码才能从一种数据类型显式转换为另一种数据类型。
vhdl 的创建者强调明确的语义和易于从一种工具移植到另一种工具的设计。因此，作为语言和工具实现的产物，竞争条件不是 vhdl 用户关心的问题。
已经开发了几个相关的标准来增加语言的实用性。今天的 vhdl 设计都依赖于 ieee-std 1164（std_logic 类型），并且许多还依赖于标准的 numeric 和 math 包。相关标准的开发是 vhdl 作者的另一个目标：即产生一种通用语言并允许开发可重用的包以涵盖语言中未内置的功能。
vhdl 没有在语言中定义任何仿真控制或监视功能。这些功能取决于工具。
由于缺乏语言定义的仿真控制命令以及 vhdl 的用户定义类型功能，vhdl 社区通常依赖交互式 gui 环境来调试设计问题。
verilog
verilog 是一种弱类型和有限类型的语言。它的传统可以追溯到 c 编程语言和称为 hilo 的旧 hdl。
verilog 中的所有数据类型都在语言中预定义。verilog 承认所有数据类型都有位级表示。支持的数据可以在 verilog 中自由混合。
verilog 中的仿真语义比 vhdl 中的更加模糊。这种模糊性为设计人员在应用优化方面提供了更大的灵活性， 但如果不遵循编码准则，它也可能（并且经常会）导致竞争条件 。有可能在不同供应商的工具上甚至在同一供应商工具的不同版本上产生不同结果的设计。
与 vhdl 的创建者不同，verilog 的作者认为他们为设计人员提供了语言所需的一切。语言的范围更有限，加上缺乏打包能力，即使不是不可能，也很难开发语言中尚未包含的可重用功能。
verilog 在语言中定义了一组基本的仿真控制能力（系统任务）。
由于这些预定义的系统任务和缺乏复杂的数据类型，verilog 用户经常运行批处理或命令行仿真，并通过查看仿真结果数据库中的波形来调试设计问题。
systemverilog
systemverilog 的父级显然是 verilog，但该语言还受益于称为 superlog 的专有 verilog 扩展以及 c 和 c++ 编程语言的特点。
systemverilog 通过添加丰富的用户定义类型系统来扩展 verilog。它还添加了强类型功能，特别是在用户定义类型领域。但是，vhdl 中类型检查的强度仍然超过了 systemverilog。而且，为了保持向后兼容性，systemverilog 为内置的 verilog 类型保留了弱类型。
由于 systemverilog 是一种比 verilog 更通用的语言，它提供了定义和打包该语言中尚未包含的可重用功能的能力。
systemverilog 还增加了针对测试台开发、基于断言的验证以及接口抽象和封装的功能。
强类型的优点和缺点
强类型的好处是在验证过程中尽早发现设计中的错误。在分析/编译源代码的过程中有很多都是强类型发现的问题，在仿真过程中可能会发现更多问题。
强类型的缺点是性能成本。由于工具必须对源代码进行检查，因此编译速度往往较慢。
当启用运行时检查时，仿真也会由于检查开销而变慢。此外，由于设计人员在编写代码时必须编写类型转换函数并插入类型转换或显式声明的转换函数，因此设计人员的工作效率在编写代码阶段可能会降低。
1,000,000 元的问题是：强类型的好处是否超过成本？
这个问题没有一个正确答案。一般来说，vhdl 语言设计者想要一种安全的语言，能够在流程的早期捕获尽可能多的错误。verilog 语言设计者想要一种设计者可以使用的语言——用来快速编写模型。systemverilog 的设计者正试图通过在增强领域提供强类型来提供两全其美，同时不会显着影响代码编写和建模效率。
语言特征比较
下表显示了三种 hdl 的逐个特性比较。请注意，红色字体将 verilog 2001 功能与 verilog 1995 功能区分开来。
总结
除了上面的语言特性比较之外，这里还有一些需要考虑的最后几点：
systemverilog 是一个新兴的标准，仍在不断发展。systemverilog 拥有一系列引人注目的功能，是当前 verilog 用户可能的迁移路径。但是目前一些综合工具支持的还不是支持的特别好~
对于vhdl 用户，许多systemverilog 和verilog 2001 增强功能已经以vhdl 语言提供。还有一项新的 vhdl 增强工作正在进行中，它将为该语言添加测试平台和扩展的断言功能（systemverilog 将在这两个领域提供超过 vhdl 2002 的价值）。考虑到更改流程和工具的成本以及培训所需的投资，必须非常慎重地考虑是否放弃 vhdl（应该都不会）。
骁龙835小米6抢不过三星S8，只能靠高通能否在量产上给力了
美高森美750W GaN on SiC RF功率晶体管 为航空应用提供无与伦比的高功率性能
湖南视比特机器人完成新一轮千万级战略融资
13家单位知识图谱平台首批通过电子标准院产品认证
IOS，Android，WP三大智能机系统的全面比较
通用HDL的技术特性
存储器滑坡 三星第四季度营收预估下滑
动力电池胶粘剂、动力电池结构胶热管理应用解决方案！
富士推出X100V微单相机，双向翻折液晶触摸屏
对中国发展宽带接入及光纤的思考
农业环境监测站的技术参数
怎样才能鉴别光纤光缆品质的好坏？
同方国芯800亿定增解码
戴尔与微软展望乐观，将带动PC产业链受惠
解析将电话系统转移到云技术的担心和难题
路虎DC100一款入门级、双门敞篷的路虎SUV,配备柴油发动机,起价为20万
皮带传送机轴承位磨损如何修复效果会比较好
SAM-Adapter：首次让SAM在下游任务适应调优！
TE Connectivity推出48V汇流条连接器及组件实现数据中心应用设计
一种颠覆传统工艺的超高温热泵除湿机在国内研发成功