基于定点DSP系列ADSP2181芯片实现通用多DSP目标系统的设计
1、概 述
随着大规模集成电路水平的发展，以数字信号处理器（digital signal process，dsp）为基础的实时数字信号处理技术正在迅速发展，现已广泛应用于图像处理技术、语声处理、智能化仪表、生物医学与工程、通信、自动控制等领域。由 analog device 公司生产的 adsp 是应用非常广泛的一类 dsp，其典型产品有定点的 adsp2181 和浮点的 adsp21060。
在许多实际系统中，需要采用多片dsp级联的方式进行处理。因此，adsp2181 经常经级联后用在实际系统中，我们设计了基于isa总线的通用多 dsp 目标系统，这种系统可以用于早期研发及各种算法的硬件平台，他对缩短实际系统开发周期、项目预研等都有重要意义和应用价值。
2、 通用多dsp目标系统的构成
通用多 dsp 目标系统的构成由 6 片 adsp2181、2 片 a/d 变换器以及实现逻辑功能的 fpga 组成，其原理框图如图 1 所示。
（1）处理系统
整个处理系统由 6 片 dsp 构成，他完成对 2 路模拟信号的采集和数据处理。本系统采用的是 analog device 公司较为典型的定点dsp系列 adsp2181，相邻 2 片 dsp 之间的串口数据的发送与接收、帧同步信号的发送与接收分别对应相连，数据的传输采用自动缓冲的方式。
（2）系统输入
系统输入的模拟信号由 2 路精度为 12b 的串行 a／d 变换器完成，采样率最高达 400ks／s，输入模拟量为单极性（0～2．5v）信号。模拟信号经 a／d 变换器后以串行方式送入第 1 片 dsp。
（3）时序控制
系统时序控制由 fpga（field programmable gate array，现场可编程门阵列）实现，系统采用 altera 公司的 fpga 芯片 epfl0k10，其实现的主要功能有：
①产生 isa 总线对各片 dsp 访问的地址译码与控制；
②产生通过 idma 端口访问 dsp 所需的控制信号 ial，iwr， ird 和 is；
③产生各个 dsp 的复位信号；
④产生满足 a／d 转换器时序要求的控制信号 clk（串口时钟）和 conv（转换控制）。
另外，fpga 还完成了 dsp 与 isa 总线之间数据传输所需的控制时序，有效地保证了数据传输的可靠性。
3 、通用多 dsp 目标系统的硬件设计
（1）目标系统的地址分配与实现
每块 dsp 目标板只占用一组端口地址，每组地址共 4 个：数据端口、地址端口、复位端口和控制端口。组起始地址通过 4b 跳线开关加以选择，设开关值为 n，则板卡起始地址为 360-4×n（记作 port），其他 3 个端口地址分别为 port+2，port+4，port+6。在 fpga 中采用如图 2 所示的逻辑，实现了目标系统板端口地址的动态分配。
数据端口 port 用于实现对 dsp 内部存储器的读写操作，完成 dsp 与上位机之间的数据传输。
地址端口 port+2 用于提供对 dsp 进行读写操作时 dsp 内部程序存储区（pm）或数据存储区（dm）的起始地址。
复位端口 port+4 用于对 dsp 进行复位操作，实现对 dsp 的软复位。
控制端口 port+6 用于选择要操作的 dsp。
（2）控制信号的形成
目标板上 6 片 dsp 占用同一端口地址，系统工作时，可以对任意 dsp 的任一数据区进行读写操作。对 dsp 的片选信号是通过对控制端口的操作来实现的。当 a2a1=11 时，对应于 dsp 的控制端口，这时数据线的低 3 位（data［2．．0］）用于指定 6 个 dsp 中的一个。
4 、下载软件设计
adsp2181 片内集成了一个可以访问其内部存储器的 16 b idma 端口，主机通过此端口可以访问 adsp2181 片内的程序存储器和数据存储器的任一单元，实现对 dsp 下载文件、传输数据等操作，这一过程是通过上位机对 dsp 的 idma 端口的操作来完成的。本文设计了基于 vb 的通用多 dsp 目标系统的下载软件，通过上位机对目标系统进行各种操作。
（1）端口选择 选择一组端口地址，他应与目标板的端口地址相一致；
（2）处理器选择 选择所要进行读写操作及下载的处理器号（1#～6#）；
（3）下载文件选择 选择要加载到指定 dsp 的程序；
（4）下载 执行下载操作，并自动检查加载是否成功，若不成功，则重新加载；
（5）读处理器选择 调用读处理器模块，读选定处理器的指定单元的内容；
（6）写处理器选择 调用写处理器模块，在所选的处理器的指定单元写入数据。
5 、结 语
通用多 dsp 目标系统，在地址分配上充分考虑到了 isa 总线和定点 adsp2181 的特点，采用地址的动态分配技术，有效地节省了系统的资源。下载软件可以对 1 片或多片 dsp 进行文件下载、读、写等操作，极大地增强了系统的通用性与灵活性。该系统可用于各种算法的硬件平台和早期研发，具有较高的应用价值。
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在许多实际系统中，需要采用多片dsp级联的方式进行处理。因此，adsp2181 经常经级联后用在实际系统中，我们设计了基于isa总线的通用多 dsp 目标系统，这种系统可以用于早期研发及各种算法的硬件平台，他对缩短实际系统开发周期、项目预研等都有重要意义和应用价值。
2、 通用多dsp目标系统的构成
通用多 dsp 目标系统的构成由 6 片 adsp2181、2 片 a/d 变换器以及实现逻辑功能的 fpga 组成，其原理框图如图 1 所示。
（1）处理系统
整个处理系统由 6 片 dsp 构成，他完成对 2 路模拟信号的采集和数据处理。本系统采用的是 analog device 公司较为典型的定点dsp系列 adsp2181，相邻 2 片 dsp 之间的串口数据的发送与接收、帧同步信号的发送与接收分别对应相连，数据的传输采用自动缓冲的方式。
（2）系统输入
系统输入的模拟信号由 2 路精度为 12b 的串行 a／d 变换器完成，采样率最高达 400ks／s，输入模拟量为单极性（0～2．5v）信号。模拟信号经 a／d 变换器后以串行方式送入第 1 片 dsp。
（3）时序控制
系统时序控制由 fpga（field programmable gate array，现场可编程门阵列）实现，系统采用 altera 公司的 fpga 芯片 epfl0k10，其实现的主要功能有：
①产生 isa 总线对各片 dsp 访问的地址译码与控制；
②产生通过 idma 端口访问 dsp 所需的控制信号 ial，iwr， ird 和 is；
③产生各个 dsp 的复位信号；
④产生满足 a／d 转换器时序要求的控制信号 clk（串口时钟）和 conv（转换控制）。
另外，fpga 还完成了 dsp 与 isa 总线之间数据传输所需的控制时序，有效地保证了数据传输的可靠性。
3 、通用多 dsp 目标系统的硬件设计
（1）目标系统的地址分配与实现
每块 dsp 目标板只占用一组端口地址，每组地址共 4 个：数据端口、地址端口、复位端口和控制端口。组起始地址通过 4b 跳线开关加以选择，设开关值为 n，则板卡起始地址为 360-4×n（记作 port），其他 3 个端口地址分别为 port+2，port+4，port+6。在 fpga 中采用如图 2 所示的逻辑，实现了目标系统板端口地址的动态分配。
数据端口 port 用于实现对 dsp 内部存储器的读写操作，完成 dsp 与上位机之间的数据传输。
地址端口 port+2 用于提供对 dsp 进行读写操作时 dsp 内部程序存储区（pm）或数据存储区（dm）的起始地址。
复位端口 port+4 用于对 dsp 进行复位操作，实现对 dsp 的软复位。
控制端口 port+6 用于选择要操作的 dsp。
（2）控制信号的形成
目标板上 6 片 dsp 占用同一端口地址，系统工作时，可以对任意 dsp 的任一数据区进行读写操作。对 dsp 的片选信号是通过对控制端口的操作来实现的。当 a2a1=11 时，对应于 dsp 的控制端口，这时数据线的低 3 位（data［2．．0］）用于指定 6 个 dsp 中的一个。
4 、下载软件设计
adsp2181 片内集成了一个可以访问其内部存储器的 16 b idma 端口，主机通过此端口可以访问 adsp2181 片内的程序存储器和数据存储器的任一单元，实现对 dsp 下载文件、传输数据等操作，这一过程是通过上位机对 dsp 的 idma 端口的操作来完成的。本文设计了基于 vb 的通用多 dsp 目标系统的下载软件，通过上位机对目标系统进行各种操作。
（1）端口选择 选择一组端口地址，他应与目标板的端口地址相一致；
（2）处理器选择 选择所要进行读写操作及下载的处理器号（1#～6#）；
（3）下载文件选择 选择要加载到指定 dsp 的程序；
（4）下载 执行下载操作，并自动检查加载是否成功，若不成功，则重新加载；
（5）读处理器选择 调用读处理器模块，读选定处理器的指定单元的内容；
（6）写处理器选择 调用写处理器模块，在所选的处理器的指定单元写入数据。
5 、结 语
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