HLS系列–High Level Synthesis(HLS)的端口综合2
在上一章hls的端口综合里有提及，hls综合后的端口分为2中类型：blocklevel和port level interface。其中port level是我们需要重点关注的，它又可以细分为4中类型：
a. axi4-interface：支持stream，lite，full共3中类型
b. no i/o协议：无端口协议
c. wire handshakes：握手协议
d. memory interface：内存访问型的端口协议
接下来的几章，我们重点介绍下axi接口类型如何在hls中实现，首先看lite端口：
axi-lite端口的实现
使用vivado hls的axi-lite端口，可以实现：
把多个port打包到一组axi-lite总线空间内
输出相应的驱动c driver
下面看一个例子：
#pragma hlsinterface s_axilite port=a/b/c bundle=bus_a
的意思是把端口a，b，和c都打包到axi-lite端口里面，总线的名字叫做bus_a，它等效为s_axilite & ap_none
#pragma hlsinterface s_axilite port=return bundle=bus_a
的意思是把函数的控制端口，也即block level interface也打包进axi-lite
#pragma hls interface ap_vld port=b
的意思是b端口在axi寄存器操作的时候，也需要遵循一定的协议。具体是b会有3个register与之相对应，一个register用来读数据，一个寄存器用来表明数据有效可读，一个register告诉master数据已经被读取，master可以写入下一个数据。
#pragma hls interface s_axilite port=c bundle=bus_a offset=0x0400
中offset的意思是端口c的地址在axi-lite端口中的地址偏移
有时候，还可以对c做如下约束：
#pragma hls interface s_axilite port=c register bundle=bus_a
register的意思是，c的输出会被寄存输出，并且输入会在模块启动的第一个clock cycle被读取，它等效为s_axilite & ap_ovld
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#pragma hlsinterface s_axilite port=return bundle=bus_a
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#pragma hls interface s_axilite port=c bundle=bus_a offset=0x0400
中offset的意思是端口c的地址在axi-lite端口中的地址偏移
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