介绍DDR3和DDR4最关键的一些技术

今天要介绍的是ddr3和ddr4最关键的一些技术,write leveling以及dbi功能。
一、write leveling功能与fly_by拓扑
write leveling功能和fly_by拓扑密不可分。fly_by拓扑主要应用于时钟、地址、命令和控制信号,该拓扑可以有效的减少stub的数量和他们的长度,但是却会导致时钟和strobe信号在每个芯片上的飞行时间偏移,这使得控制器(fpga或者cpu)很难保持tdqss、tdss 和tdsh这些参数满足时序规格。
因此write leveling应运而生,这也是为什么在ddr3里面使用fly_by结构后数据组可以不用和时钟信号去绕等长的原因,数据信号组与组之间也不用去绕等长,而在ddr2里面数据组还是需要和时钟有较宽松的等长要求的。ddr3控制器调用write leveling功能时,需要ddr3 sdram颗粒的反馈来调整dqs与ck之间的相位关系,具体方式如下图一所示。
图一、 write leveling
write leveling 是一个完全自动的过程。控制器(cpu或fpga)不停的发送不同时延的dqs 信号,ddr3 sdram 颗粒在dqs-dqs#的上升沿采样ck 的状态,并通过dq 线反馈给ddr3 控制器。控制器端反复的调整dqs-dqs#的延时,直到控制器端检测到dq 线上0 到1 的跳变(说明tdqss参数得到了满足),控制器就锁住此时的延时值,此时便完成了一个write leveling过程;同时在leveling 过程中,dqs-dqs#从控制器端输出,所以在ddr3 sdram 侧必须进行端接;同理,dq 线由ddr3 sdram颗粒侧输出,在控制器端必须进行端接;
需要注意的是,并不是所有的ddr3控制器都支持write leveling功能,所以也意味着不能使用fly_by拓扑结构,通常这样的主控芯片会有类似以下的描述:
二、dbi功能与pod电平
dbi的全称是data bus inversion数据总线反转/倒置,它与pod电平密不可分,它们也是ddr4区别于ddr3的主要技术突破。
pod电平的全称是pseudo open-drain 伪漏极开路,其与ddr3对比简单的示例电路如下图二所示。
图二 pod示意电路
从中可以看到,当驱动端的上拉电路导通,电路处于高电平时(也即传输的是“1”),此时两端电势差均等,相当于回路上没有电流流过,但数据“1”还是照样被传输,这样的设计减少了功率消耗。
正是由于pod电平的这一特性,ddr4设计了dbi功能。当一个字节里的“0”比特位多于“1”时,可以使能dbi,将整个字节的“0”和“1”反转,这样“1”比“0”多,相比原(反转前)传输信号更省功耗,如下表一所示。
表一  dbi示例
以上就是ddrx的一些主要的关键技术介绍,可以用如下表二所示来总结下ddrx的特性对比。
表二 ddrx sdram特性对比


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