进入Chiplet时代，设计将发生哪些转变？
事实证明，将多个 die 或 chiplet 集成到同一个封装里跟将它们集成到同一个 die 上有很大不同，在同一个 die上，所有模块都是在同一个节点上使用相同的工艺开发的。
随着设计变得更加异构和细分化，chiplet 需要在系统环境中进行建模、适当的平面规划、验证和调试，而非仅作为单独的组件。这通常始于高层次抽象的系统的完整规范。然后再将规范分成块并分配给各个设计人员，同时优化他们的设计。最后，将所有子系统作为一个整体重新组合、验证和测试。
在最简单的设计中，只有很少的 chiplet 和相对简单的互连，设计过程类似于具有几个大块的 soc。“不同的团队就形状和面积、引脚位置及其连接等问题达成一致，” siemens digital industries software的 drc 应用和 calibre 设计解决方案营销总监 john ferguson 说。“至少对于数字设计而言，这种方法扩展了现有的布局布线技术。但随着每个额外的 chiplet 或互连的添加，它会变得更加复杂。”
最初，向异构架构的转变是由系统公司推动的，这些系统公司希望提高其特定数据类型的性能，同时尽可能节省能源。现在，随着芯片制造商寻求将这种级别的功率和性能优化扩展到更多市场，他们正在寻找方法来标准化和简化这种优化，并使其更具成本效益。
synopsys 营销高级总监 shekhar kapoor 说：“正在发生的根本性宏观变化是硅的颠覆。“直到最近，生活还是美好的，你可以指望转移到下一个节点来实现性能和功能优势。但是现在这些好处正在减少并且成本高得令人望而却步，因此你真的必须考虑分解，并从成本的角度看待异构集成。分解本质上是将单个芯片拆分为多个芯片，这是推动多芯片设计的主要变化。这与整个 ip 重用概念相结合。chiplet 采取了一种曾经是主要芯片内部的块的形式。现在，如果你将一个芯片分成多个裸片，其中一个块或裸片就是一个 chiplet ，你基本上可以在下一个设计中重复使用它。
不过，这需要一种不同的芯片设计思维方式。“一旦你从业界正在做的单一单片芯片转向多 chiplet 设计，你首先需要将系统级聚合工具的概念引入流程，”产品负责人 john park 说。cadence 定制 ic 和 pcb 集团管理集团总监。“你不是在设计一件事。你正在设计多个事物、多个 chiplet 及其封装排列的组合。”
优化 chiplet到 chiplet 的连接至关重要。但它也需要在其他芯片和 ip 以及潜在的其他系统的背景下看待。
“你需要在系统级别——而不是芯片级别——验证 chiplet a 通过封装正确连接到 chiplet b，”park 说。“这就是我所理解的系统级设计的转变。这是远离单芯片的第一步。这是你必须做的第一件事 —— 安装一个允许你组装系统并对其进行优化的工具。它将成为你驱动系统 lvs（布局与原理图）的黄金网表，这一点至关重要。系统 lvs 人员经常在他们的流程进行到一半时说，“我要如何验证这个？” 如果他们没有以正确的方式开始设计，他们就会发现自己遇到很多麻烦。”
最大的挑战和限制涉及设计的功率、热、应力和 em-ir 元素。
“只有两个维度，这些问题更容易解决，”ferguson。“但是连接 chiplet 的堆叠或复杂方式越多，这些挑战就越困难。我希望我们会达到这样一个地步，其中每一个都有限制，有一些合理的保护带来防止出现问题。但是，由于连接这些东西的方式有这么多不同的可能组合，因此需要确定更多的约束条件，因此它变得更加复杂，并且涉及到每个堆叠/连接的项目。”
另一个考虑因素是，多模块并不总是意味着 chiplet。“有时是裸片，有时是 chiplet，”park 说。“直到大约三年前，它还是multi-chip modules （mcm）。现在我们说的是multi-die modules。它是关于将芯片从他们的封装组件中取出并将裸芯片安装在层压基板上，这就是系统级封装 （sip）/mcm 模块。这并不会因为我们进入 chiplet的世界而消失。”
图 1：sip/mcm与基于chiplet的（异质集成）架构的对比。资料来源：cadence
智能手机多年来一直采用 sip，尤其是 rf 和模拟组件。“这当然是异构整合，”park 说。“但我们不关心它们是在什么节点上构建的，它们是基于什么技术构建的。过去，我们只是不使用异构集成这个词。”
chiplet 是这种方法的下一个增长阶段。“我们希望尝试围绕 chiplet空间创建一些标准化，因为它真的很新，而且看起来很重要 - 不仅在数字领域，而且在堆栈内存方面也是如此，”应用程序开发大师 matthew ozalas 观察到是德科技的工程师和科学家。“当我们展望无线 6g 系统时，chiplet 可能是实现这一目标的唯一途径。通常在进化中发生的事情是它从较低的层次或数字开始，因为芯片已经可以用功能块构建。最后一个前沿领域始终是高频 rf 微波，看起来 chiplet 也会如此。”
原因是这种高频射频不是标准化的设计流程。“如果你看看数字芯片，这些芯片中有数十亿个晶体管，没有人可以在那里进行晶体管级别的设计，”ozalas 说。“所以人们构建了这些功能块，并将它们很好地集成在一起。例如，他们将在他们的数字芯片中构建一个加法器块并将这些块粘在一起。他们已经在进行这种块功能/块级设计。如果你是一名数字设计师，那么你并不是真正在使用晶体管。你真正遇到晶体管的唯一一次是当你遇到可靠性问题时，或者当其中一个晶体管出现问题时它吸收了太多电流或变得太热，或者导致你的各种闩锁问题出现问题。模拟紧随其后，并且还有一组功能块。然后，当我们谈到射频和微波时，几乎全是晶体管。那里的设计人员正在研究晶体管。这是非常一触即发的。尽管我们希望系统中有一个低噪声放大器，但这些组件是高频的。它们确实是功能块，但不是那么标准。如果晶体管拓扑技术发生变化，这些东西不会随之缩小。所以一切都需要改变。” 如果晶体管拓扑技术发生变化，这些东西不会随之缩小。所以一切都需要改变。” 如果晶体管拓扑技术发生变化，这些东西不会随之缩小。所以一切都需要改变。”
他说，这就是高频块最终成为最后边界的原因。“它无处不在，chiplet 也是如此。如果你要构建 chiplet，则可以构建具有高频电路的功能块。但将它们放在一起，让它们完美地工作更难。”
成本也是 chiplet 越来越多的考虑因素。“人们正在为摩尔定律的终结而设计，”cadence‘s park 说。“他们正在从单片、巨大的 soc 和 asic 转向分解或模块化的方法，在这种方法中，这些大芯片上的 ip 已被分解为 chiplet。在这里，每个 chiplet也可以根据最有意义的技术进行设计。”
这在某些方面简化了事情，因为 pcie 或 serdes 等传统 i/o 仍然可以与前沿逻辑结合使用。“这可能不会改变你在电路板上使用的东西与你在裸片上使用的东西之间的 i/o 连接，”cadence ip 组产品营销组总监 wendy wu 说。“但对于 chiplet方法，设计团队会使用更多新兴的 die-to-die i/o，它的功耗非常低，五年前可能还不存在。”
chiplet通常并排集成，但它们也可以使用中介层或 3d-ic 堆叠在 2.5d 封装中。park 预计硅中介层封装不会继续下去，并相信有机中介层和互连桥会得到推动。
多个模块的额外问题
multiple-die 系统的一个重要考虑因素是协同设计。“当工程团队开始将这些系统组装成组件时，他们无法知道限制是什么，直到他们定义了该组装系统将是什么，”siemens digital 的 calibre 接口和 mpower 产品管理高级总监 joseph davis 说行业软件。“人们现在最想做的事情之一就是将来自不同制造商的 chiplet组合在一起。这变成了一个系统问题，所有的模型和限制现在都来自不同的代工厂并流向第三方。从 ip 的角度来看，这是非常具有挑战性的。如果你真的想从集成的角度突破你能做的事情的界限。
鉴于当今的复杂程度，每个堆栈都是独一无二的。“你不能只说适用于 2.5d 的内容也适用于 3d，”davis 指出。“当你开始构建这些东西时，你会遇到直接的技术兼容性问题。即使在一个代工厂内，每次客户说，’嘿，我想做这个堆栈，‘他们必须定义，’我想把这个芯片和这个芯片放在一起，然后把这个芯片和这个中介层放在一起。然后，该代工厂必须与所涉及的 eda 供应商合作，以提供所有相关的抵押品。你不能只是拿标准的 pdk 并在它们周围放一些打包线。”
synopsys 的 kapoor 认为第一个挑战是为心目中的产品定义规范。“例如，这可能是你的下一个移动设计或下一个数据服务器设计。所以现在你必须打破它。你怎么打破它？从系统功能的角度来看，硬件负责哪些部分？哪些部分由软件处理？对于某些客户来说，这很容易。这只是记忆凌驾于逻辑之上，或者说逻辑凌驾于记忆之上。但是当你拆分逻辑时，它会使事情变得非常复杂。它分为许多部分。关键部件是什么？gpu、cpu 和 i/o。如何将它们放入理想的包装中？将使用哪种互连结构来帮助满足某些限制和规范？这些决定过去非常简单，只需在 powerpoint 或 excel 或 visio 中完成。”
现在，更复杂的工具是探索目的所必需的。“这些工具必须更加复杂才能预先进行一些分析，”kapoor 说。“thermal 是典型的例子。除非设计团队在进行 pcb 封装设计或系统设计，否则他们从来不会考虑热问题。现在这些问题很早就出现了，所以他们在进行早期架构设计时必须开始将热力作为一个约束来考虑。一旦你决定了如何拆分设计，那么从封装和连接的角度来看，最佳和最具成本效益的配置是什么？你还会满足你的 ppa 吗？ppa 总是会存在，现在你被分割开来了。这怎么会出现在画面中？
启用chiplet
在过去五年左右的时间里，衍生设计变得更具挑战性。siemens的 davis说：“如果你采用了一项核心技术，就会开始一种更长的跨越式发展。” “然后是下一项新技术，再次将其翻倍。所以业界开始说，‘等等，那是不是说chiplet，可以让我做2个、4个甚至8个模块，把它放在substrate上，而无需进行新的流片？‘ 这一切都在组装层面，而非硅，这非常有吸引力。”
这的确很有吸引力，但也并不简单。对于初创公司甚至中型公司而言，这种方法的复杂性可能令人望而生畏。“对于一个单一裸片，有一大堆不同的集成商可以处理这种封装模型和集成，并与代工厂合作。而现在你需要做一个自定义集合。能做到这一点的人要少得多。你现在是否将它带到内部来执行此操作并验证你的功能，因为现在在系统验证方面需要做更多的工作？从系统的角度来看，可靠性验证变得更加困难，自制还是外购决策也变得更加复杂。你的“做出”决定可能意味着雇用五个人而不是一个人。顺便说一下，这个国家以前只有5个人有过这方面经验。这在很大程度上是一种引导性的努力。’嗨，我们需要找一些有 5 年以上 sip 和 3d stacking 经验的人。嗯？？等等，这个技术好像刚开始不到3年。”
在芯片的预计使用寿命内确保可靠性变得更具挑战性。kapoor 说：“因为你拆分了die，你现在有更多的互连，更多的接口，其中任何一个都可能失败，任何一个都可能成为安全问题的切入点。” “关于kgd（known good die）有很多说法，但如何引入它的监控部分，以及如何确保它在整个流程中都是可观察的、可优化的和可测试的？这些都是已经出现的新挑战。”
除此之外，工程团队要如何有效地完成以上这些工作？如果说单芯片设计很难，那么多芯片系统则需要新模型和标准化。
“ chiplet的传统工作方式是基于一些驱动和接收信号、处理 sd 和测试等的微缓冲器的 die-to-die 通信包装器，”cadence 的 park 说。“我们在更大的芯片上看到了同样的事情。但现在它们更小了，因为我们没有一直延伸到电路板的大电容负载。这意味着你离开了诸如时序分析之类的世界，即触发器到触发器的时序，你在其中通过混合键在两个不同的设备之间移动。在multiple-die设计中，需要验证合规性，这可能基于 aib、ucie、bow 或其他。有许多新兴的 chiplet标准，你现在需要验证这些标准的信号完整性。你实质上是通过一些具有正确信号行为的互连通道来验证收发器到接收器，并且该接口上没有太多抖动或噪声。这使得信号完整性成为一个系统级问题，业界已经这样做了 40 多年。”
问题是芯片设计者不一定知道如何做到这一点。“数字方面的芯片设计人员只关心触发器到触发器的时序，这与理解信号完整性类型挑战的重要性截然不同。出于所有这些原因，你需要把 multiple-die 设计和3d 异构集成当做一个系统来设计，而不是一个单片芯片。”
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随着设计变得更加异构和细分化，chiplet 需要在系统环境中进行建模、适当的平面规划、验证和调试，而非仅作为单独的组件。这通常始于高层次抽象的系统的完整规范。然后再将规范分成块并分配给各个设计人员，同时优化他们的设计。最后，将所有子系统作为一个整体重新组合、验证和测试。
在最简单的设计中，只有很少的 chiplet 和相对简单的互连，设计过程类似于具有几个大块的 soc。“不同的团队就形状和面积、引脚位置及其连接等问题达成一致，” siemens digital industries software的 drc 应用和 calibre 设计解决方案营销总监 john ferguson 说。“至少对于数字设计而言，这种方法扩展了现有的布局布线技术。但随着每个额外的 chiplet 或互连的添加，它会变得更加复杂。”
最初，向异构架构的转变是由系统公司推动的，这些系统公司希望提高其特定数据类型的性能，同时尽可能节省能源。现在，随着芯片制造商寻求将这种级别的功率和性能优化扩展到更多市场，他们正在寻找方法来标准化和简化这种优化，并使其更具成本效益。
synopsys 营销高级总监 shekhar kapoor 说：“正在发生的根本性宏观变化是硅的颠覆。“直到最近，生活还是美好的，你可以指望转移到下一个节点来实现性能和功能优势。但是现在这些好处正在减少并且成本高得令人望而却步，因此你真的必须考虑分解，并从成本的角度看待异构集成。分解本质上是将单个芯片拆分为多个芯片，这是推动多芯片设计的主要变化。这与整个 ip 重用概念相结合。chiplet 采取了一种曾经是主要芯片内部的块的形式。现在，如果你将一个芯片分成多个裸片，其中一个块或裸片就是一个 chiplet ，你基本上可以在下一个设计中重复使用它。
不过，这需要一种不同的芯片设计思维方式。“一旦你从业界正在做的单一单片芯片转向多 chiplet 设计，你首先需要将系统级聚合工具的概念引入流程，”产品负责人 john park 说。cadence 定制 ic 和 pcb 集团管理集团总监。“你不是在设计一件事。你正在设计多个事物、多个 chiplet 及其封装排列的组合。”
优化 chiplet到 chiplet 的连接至关重要。但它也需要在其他芯片和 ip 以及潜在的其他系统的背景下看待。
“你需要在系统级别——而不是芯片级别——验证 chiplet a 通过封装正确连接到 chiplet b，”park 说。“这就是我所理解的系统级设计的转变。这是远离单芯片的第一步。这是你必须做的第一件事 —— 安装一个允许你组装系统并对其进行优化的工具。它将成为你驱动系统 lvs（布局与原理图）的黄金网表，这一点至关重要。系统 lvs 人员经常在他们的流程进行到一半时说，“我要如何验证这个？” 如果他们没有以正确的方式开始设计，他们就会发现自己遇到很多麻烦。”
最大的挑战和限制涉及设计的功率、热、应力和 em-ir 元素。
“只有两个维度，这些问题更容易解决，”ferguson。“但是连接 chiplet 的堆叠或复杂方式越多，这些挑战就越困难。我希望我们会达到这样一个地步，其中每一个都有限制，有一些合理的保护带来防止出现问题。但是，由于连接这些东西的方式有这么多不同的可能组合，因此需要确定更多的约束条件，因此它变得更加复杂，并且涉及到每个堆叠/连接的项目。”
另一个考虑因素是，多模块并不总是意味着 chiplet。“有时是裸片，有时是 chiplet，”park 说。“直到大约三年前，它还是multi-chip modules （mcm）。现在我们说的是multi-die modules。它是关于将芯片从他们的封装组件中取出并将裸芯片安装在层压基板上，这就是系统级封装 （sip）/mcm 模块。这并不会因为我们进入 chiplet的世界而消失。”
图 1：sip/mcm与基于chiplet的（异质集成）架构的对比。资料来源：cadence
智能手机多年来一直采用 sip，尤其是 rf 和模拟组件。“这当然是异构整合，”park 说。“但我们不关心它们是在什么节点上构建的，它们是基于什么技术构建的。过去，我们只是不使用异构集成这个词。”
chiplet 是这种方法的下一个增长阶段。“我们希望尝试围绕 chiplet空间创建一些标准化，因为它真的很新，而且看起来很重要 - 不仅在数字领域，而且在堆栈内存方面也是如此，”应用程序开发大师 matthew ozalas 观察到是德科技的工程师和科学家。“当我们展望无线 6g 系统时，chiplet 可能是实现这一目标的唯一途径。通常在进化中发生的事情是它从较低的层次或数字开始，因为芯片已经可以用功能块构建。最后一个前沿领域始终是高频 rf 微波，看起来 chiplet 也会如此。”
原因是这种高频射频不是标准化的设计流程。“如果你看看数字芯片，这些芯片中有数十亿个晶体管，没有人可以在那里进行晶体管级别的设计，”ozalas 说。“所以人们构建了这些功能块，并将它们很好地集成在一起。例如，他们将在他们的数字芯片中构建一个加法器块并将这些块粘在一起。他们已经在进行这种块功能/块级设计。如果你是一名数字设计师，那么你并不是真正在使用晶体管。你真正遇到晶体管的唯一一次是当你遇到可靠性问题时，或者当其中一个晶体管出现问题时它吸收了太多电流或变得太热，或者导致你的各种闩锁问题出现问题。模拟紧随其后，并且还有一组功能块。然后，当我们谈到射频和微波时，几乎全是晶体管。那里的设计人员正在研究晶体管。这是非常一触即发的。尽管我们希望系统中有一个低噪声放大器，但这些组件是高频的。它们确实是功能块，但不是那么标准。如果晶体管拓扑技术发生变化，这些东西不会随之缩小。所以一切都需要改变。” 如果晶体管拓扑技术发生变化，这些东西不会随之缩小。所以一切都需要改变。” 如果晶体管拓扑技术发生变化，这些东西不会随之缩小。所以一切都需要改变。”
他说，这就是高频块最终成为最后边界的原因。“它无处不在，chiplet 也是如此。如果你要构建 chiplet，则可以构建具有高频电路的功能块。但将它们放在一起，让它们完美地工作更难。”
成本也是 chiplet 越来越多的考虑因素。“人们正在为摩尔定律的终结而设计，”cadence‘s park 说。“他们正在从单片、巨大的 soc 和 asic 转向分解或模块化的方法，在这种方法中，这些大芯片上的 ip 已被分解为 chiplet。在这里，每个 chiplet也可以根据最有意义的技术进行设计。”
这在某些方面简化了事情，因为 pcie 或 serdes 等传统 i/o 仍然可以与前沿逻辑结合使用。“这可能不会改变你在电路板上使用的东西与你在裸片上使用的东西之间的 i/o 连接，”cadence ip 组产品营销组总监 wendy wu 说。“但对于 chiplet方法，设计团队会使用更多新兴的 die-to-die i/o，它的功耗非常低，五年前可能还不存在。”
chiplet通常并排集成，但它们也可以使用中介层或 3d-ic 堆叠在 2.5d 封装中。park 预计硅中介层封装不会继续下去，并相信有机中介层和互连桥会得到推动。
多个模块的额外问题
multiple-die 系统的一个重要考虑因素是协同设计。“当工程团队开始将这些系统组装成组件时，他们无法知道限制是什么，直到他们定义了该组装系统将是什么，”siemens digital 的 calibre 接口和 mpower 产品管理高级总监 joseph davis 说行业软件。“人们现在最想做的事情之一就是将来自不同制造商的 chiplet组合在一起。这变成了一个系统问题，所有的模型和限制现在都来自不同的代工厂并流向第三方。从 ip 的角度来看，这是非常具有挑战性的。如果你真的想从集成的角度突破你能做的事情的界限。
鉴于当今的复杂程度，每个堆栈都是独一无二的。“你不能只说适用于 2.5d 的内容也适用于 3d，”davis 指出。“当你开始构建这些东西时，你会遇到直接的技术兼容性问题。即使在一个代工厂内，每次客户说，’嘿，我想做这个堆栈，‘他们必须定义，’我想把这个芯片和这个芯片放在一起，然后把这个芯片和这个中介层放在一起。然后，该代工厂必须与所涉及的 eda 供应商合作，以提供所有相关的抵押品。你不能只是拿标准的 pdk 并在它们周围放一些打包线。”
synopsys 的 kapoor 认为第一个挑战是为心目中的产品定义规范。“例如，这可能是你的下一个移动设计或下一个数据服务器设计。所以现在你必须打破它。你怎么打破它？从系统功能的角度来看，硬件负责哪些部分？哪些部分由软件处理？对于某些客户来说，这很容易。这只是记忆凌驾于逻辑之上，或者说逻辑凌驾于记忆之上。但是当你拆分逻辑时，它会使事情变得非常复杂。它分为许多部分。关键部件是什么？gpu、cpu 和 i/o。如何将它们放入理想的包装中？将使用哪种互连结构来帮助满足某些限制和规范？这些决定过去非常简单，只需在 powerpoint 或 excel 或 visio 中完成。”
现在，更复杂的工具是探索目的所必需的。“这些工具必须更加复杂才能预先进行一些分析，”kapoor 说。“thermal 是典型的例子。除非设计团队在进行 pcb 封装设计或系统设计，否则他们从来不会考虑热问题。现在这些问题很早就出现了，所以他们在进行早期架构设计时必须开始将热力作为一个约束来考虑。一旦你决定了如何拆分设计，那么从封装和连接的角度来看，最佳和最具成本效益的配置是什么？你还会满足你的 ppa 吗？ppa 总是会存在，现在你被分割开来了。这怎么会出现在画面中？
启用chiplet
在过去五年左右的时间里，衍生设计变得更具挑战性。siemens的 davis说：“如果你采用了一项核心技术，就会开始一种更长的跨越式发展。” “然后是下一项新技术，再次将其翻倍。所以业界开始说，‘等等，那是不是说chiplet，可以让我做2个、4个甚至8个模块，把它放在substrate上，而无需进行新的流片？‘ 这一切都在组装层面，而非硅，这非常有吸引力。”
这的确很有吸引力，但也并不简单。对于初创公司甚至中型公司而言，这种方法的复杂性可能令人望而生畏。“对于一个单一裸片，有一大堆不同的集成商可以处理这种封装模型和集成，并与代工厂合作。而现在你需要做一个自定义集合。能做到这一点的人要少得多。你现在是否将它带到内部来执行此操作并验证你的功能，因为现在在系统验证方面需要做更多的工作？从系统的角度来看，可靠性验证变得更加困难，自制还是外购决策也变得更加复杂。你的“做出”决定可能意味着雇用五个人而不是一个人。顺便说一下，这个国家以前只有5个人有过这方面经验。这在很大程度上是一种引导性的努力。’嗨，我们需要找一些有 5 年以上 sip 和 3d stacking 经验的人。嗯？？等等，这个技术好像刚开始不到3年。”
在芯片的预计使用寿命内确保可靠性变得更具挑战性。kapoor 说：“因为你拆分了die，你现在有更多的互连，更多的接口，其中任何一个都可能失败，任何一个都可能成为安全问题的切入点。” “关于kgd（known good die）有很多说法，但如何引入它的监控部分，以及如何确保它在整个流程中都是可观察的、可优化的和可测试的？这些都是已经出现的新挑战。”
除此之外，工程团队要如何有效地完成以上这些工作？如果说单芯片设计很难，那么多芯片系统则需要新模型和标准化。
“ chiplet的传统工作方式是基于一些驱动和接收信号、处理 sd 和测试等的微缓冲器的 die-to-die 通信包装器，”cadence 的 park 说。“我们在更大的芯片上看到了同样的事情。但现在它们更小了，因为我们没有一直延伸到电路板的大电容负载。这意味着你离开了诸如时序分析之类的世界，即触发器到触发器的时序，你在其中通过混合键在两个不同的设备之间移动。在multiple-die设计中，需要验证合规性，这可能基于 aib、ucie、bow 或其他。有许多新兴的 chiplet标准，你现在需要验证这些标准的信号完整性。你实质上是通过一些具有正确信号行为的互连通道来验证收发器到接收器，并且该接口上没有太多抖动或噪声。这使得信号完整性成为一个系统级问题，业界已经这样做了 40 多年。”
问题是芯片设计者不一定知道如何做到这一点。“数字方面的芯片设计人员只关心触发器到触发器的时序，这与理解信号完整性类型挑战的重要性截然不同。出于所有这些原因，你需要把 multiple-die 设计和3d 异构集成当做一个系统来设计，而不是一个单片芯片。”
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