去耦电容的选择、容值计算和布局布线（一）
去耦电容的容值计算和布局布线有源器件在开关时产生的高频开关噪声将沿着电源线传播。去耦电容的主要功能就是提供一个局部的直流电源给有源器件，以减少开关噪声在板上的传播，和将噪声引导到地。 去耦电容的容值计算 去耦的初衷是：不论ic对电流波动的规定和要求如何都要使电压限值维持在规定的允许误差范围之内。 使用表达式：
c⊿u=i⊿t由此可计算出一个ic所要求的去耦电容的电容量c。 ⊿u是实际电源总线电压所允许的降低，单位为v。 i是以a（安培）为单位的最大要求电流； ⊿t是这个要求所维持的时间。去耦电容容值计算方法： 推荐使用远大于1/m乘以等效开路电容的电容值。 此处m是在ic的电源插针上所允许的电源总线电压变化的最大百分数，一般ic的数据手册都会给出具体的参数值。 等效开路电容定义为：
c=p/(fu^2) 式中：p——ic所耗散的总瓦数； u——ic的最大dc供电电压；f——ic的时钟频率。一旦决定了等效开关电容，再用远大于1/m的值与它相乘来找出ic所要求的总去耦电容值。然后还要把结果再与连接到相同电源总线电源插针的总数相 除，最后求得安装在每个连接到电源总线的所有电源插针附近的电容值。 去耦电容选择不同容值组合的原因： 在去耦电容的设计上，通常采用几个不同容值（通常相差二到三个数量级，如0.1uf与10uf），基本的出发点是分散串联谐振以获得一个较宽频率范 围内的较低阻抗。 电容谐振频率的解释：由于焊盘和引脚的原因，每个电容都存在等效串联电感（esl），因此自身会形成一个串联谐振电路，lc串联谐振电路存在一个谐振频率，随着电力的频 率不同，电容的特性也随之变化，在工作频率低于谐振频率时，电容总体呈容性，在工作频率高于谐振频率时，电容总体呈感性，此时去耦电容就失去了去耦的效 果，如下图所示。因此，要提高串联谐振频率，就要尽可能降低电容的等效串联电感。
电容的容值选择一般取决于电容的谐振频率。 不同封装的电容有不同的谐振频率，下表列出了不同容值不同封装的电容的谐振频率：
需要注意的是数字电路的去耦，低的esr值比谐振频率更为重要，因为低的esr值可以提供更低阻抗的到地通路，这样当超过谐振频率 的电容呈现感性时仍能提供足够的去耦能力。 降低去耦电容esl的方法 ： 去耦电容的esl是由于内部流动的电流引起的，使用多个去耦电容并联的方式可以降低电容的esl影响，而且将两个去耦电容以相反走向放置在一起，从 而使它们的内部电流引起的磁通量相互抵消，能进一步降低esl。（此方法适用于任何数目的去耦电容，注意不要侵犯dell公司的专利） ic去耦电容的数目选择 在设计原理图的时候，经常遇到的问题是为芯片的电源引脚设计去耦电容，上面已经介绍了去耦电容的容值选择，但是数目选择怎么确定呢？理论上是每个电 源引脚最好分配一个去耦电容，但https://mp.weixin.qq.com/cgi-bin/appmsg?t=media/appmsg_edit&action=edit&type=10&ismul=1&isnew=1&lang=zh_cn&token=1045897676是在实际情况中，却经常看到去耦电容的数目要少于电源引脚数目的情况，如freescale提供的imx233的pdk原 理图中，内存sdram有15个电源引脚，但是去耦电容的数目是10个。 去耦电容数目选择依据： 在布局空间允许的情况下，最好做到一个电源引脚分配一个去耦电容，但是在空间不足的时候，可以适当削减电容的数目，具体情况应该根据芯片上电源引脚 的具体分布决定，因为厂家在设计ic的时候，经常是几个电源引脚在一起，这样可以共用去耦电容，减少去耦电容的数目。
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c⊿u=i⊿t由此可计算出一个ic所要求的去耦电容的电容量c。 ⊿u是实际电源总线电压所允许的降低，单位为v。 i是以a（安培）为单位的最大要求电流； ⊿t是这个要求所维持的时间。去耦电容容值计算方法： 推荐使用远大于1/m乘以等效开路电容的电容值。 此处m是在ic的电源插针上所允许的电源总线电压变化的最大百分数，一般ic的数据手册都会给出具体的参数值。 等效开路电容定义为：
c=p/(fu^2) 式中：p——ic所耗散的总瓦数； u——ic的最大dc供电电压；f——ic的时钟频率。一旦决定了等效开关电容，再用远大于1/m的值与它相乘来找出ic所要求的总去耦电容值。然后还要把结果再与连接到相同电源总线电源插针的总数相 除，最后求得安装在每个连接到电源总线的所有电源插针附近的电容值。 去耦电容选择不同容值组合的原因： 在去耦电容的设计上，通常采用几个不同容值（通常相差二到三个数量级，如0.1uf与10uf），基本的出发点是分散串联谐振以获得一个较宽频率范 围内的较低阻抗。 电容谐振频率的解释：由于焊盘和引脚的原因，每个电容都存在等效串联电感（esl），因此自身会形成一个串联谐振电路，lc串联谐振电路存在一个谐振频率，随着电力的频 率不同，电容的特性也随之变化，在工作频率低于谐振频率时，电容总体呈容性，在工作频率高于谐振频率时，电容总体呈感性，此时去耦电容就失去了去耦的效 果，如下图所示。因此，要提高串联谐振频率，就要尽可能降低电容的等效串联电感。
电容的容值选择一般取决于电容的谐振频率。 不同封装的电容有不同的谐振频率，下表列出了不同容值不同封装的电容的谐振频率：
需要注意的是数字电路的去耦，低的esr值比谐振频率更为重要，因为低的esr值可以提供更低阻抗的到地通路，这样当超过谐振频率 的电容呈现感性时仍能提供足够的去耦能力。 降低去耦电容esl的方法 ： 去耦电容的esl是由于内部流动的电流引起的，使用多个去耦电容并联的方式可以降低电容的esl影响，而且将两个去耦电容以相反走向放置在一起，从 而使它们的内部电流引起的磁通量相互抵消，能进一步降低esl。（此方法适用于任何数目的去耦电容，注意不要侵犯dell公司的专利） ic去耦电容的数目选择 在设计原理图的时候，经常遇到的问题是为芯片的电源引脚设计去耦电容，上面已经介绍了去耦电容的容值选择，但是数目选择怎么确定呢？理论上是每个电 源引脚最好分配一个去耦电容，但https://mp.weixin.qq.com/cgi-bin/appmsg?t=media/appmsg_edit&action=edit&type=10&ismul=1&isnew=1&lang=zh_cn&token=1045897676是在实际情况中，却经常看到去耦电容的数目要少于电源引脚数目的情况，如freescale提供的imx233的pdk原 理图中，内存sdram有15个电源引脚，但是去耦电容的数目是10个。 去耦电容数目选择依据： 在布局空间允许的情况下，最好做到一个电源引脚分配一个去耦电容，但是在空间不足的时候，可以适当削减电容的数目，具体情况应该根据芯片上电源引脚 的具体分布决定，因为厂家在设计ic的时候，经常是几个电源引脚在一起，这样可以共用去耦电容，减少去耦电容的数目。
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