ARM和Cadence协调Cortex-A9及A15的封装设计工作
英国arm和美国铿腾设计系统（cadence design systems）宣布，两公司在arm处理器内核“cortex-a”系列的封装设计（hardening）进行了协调（铿腾英文发布资料）。hardening是指，将不依存于特定半导体工艺的rtl（register transfer level，寄存器转移级）的软ip内核应用于为特定半导体工艺优化的掩模设计。
随着半导体工艺向微细化发展，hardening变得越来越复杂，越来越难。因此，为了使hardening变得容易，arm提出了追加信息（数据）的pop（processor optimization package，处理器优化方案）。pop的内容因工艺及处理器内核的世代等不同而略有不同，根据此次的发布资料，pop主要由3方面组成。
（1）为特定内核及特定工艺优化的“artisan”物理ip（电路类库，即标准单元和内存缓存配置）；（2）以多种构成及设计为对象进行hardening的结果的报告。（3）用于hardening的多种知识，也就是布图规划、脚本、实用性及封装设计指南等。
arm以前主要与工艺方（硅代工企业）推进pop优化，而今后还将与eda企业积极推进此项工作。此次宣布面向铿腾的eda工具群优化了cortex-a的pop。其第一步就是面向铿腾的执行（rtl→gds-ii）设计用eda工具群“cadence encounter”，优化了用台积电40lp工艺进行hardening的cortex-a9的pop。今后还将面向cadence encounter，优化以台积电28hpm工艺及cortex-a15为对象的pop等。
cadence encounter包括逻辑合成工具“rtl compiler”、自动配置布线工具“encounter digital implementation system”、寄生参数提取工具“cadence qrc extraction”、时序分析工具“encounter timing system”，以及时钟和数据线的同时优化技术“ccopt：clock concurrent optimization”等。
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