imec发布了超过1nm的逻辑器件路线图
比利时的独立半导体高科技研究机构imec每年都会在东京举办该公司的年度研究介绍活动“ imec技术论坛（日本）”，由于疫情原因，今年以在线形式于举行。
imec首席执行官兼总裁luc van den hove做了主题演讲，概述了该公司的研究，该公司和asml密切合作，共同开发了下一代高分辨率euv光刻技术，即high na euv。他强调说，通过将光刻技术投入实际使用，摩尔定律将不会终止，并且该工艺将继续改进到1 nm或更小。
包括日本半导体公司在内的许多半导体公司纷纷退出了工艺微型化，称“摩尔定律已结束”或“高成本且无用”，但imec始终不抛弃不放弃！为延长摩尔定律的寿命始终如一研发到底，现已成为世界上最先进的微型化研究机构。
对于超小型化必不可少的euv光刻技术，尽管日本光刻设备制造商已在开发阶段退出，但为了我们公司的运气，我们一直在与asml合作开发该技术。
至于超大规模不可缺少的euv光刻技术，在日本光刻设备厂商纷纷退出研发的同时，imec与asml合作研发至今，赌上了自己公司的命运，不断推进。现在用于1nm的光刻设备终于要开花结果了！
imec发布了超过1nm的逻辑器件路线图
imec在itf japan 2020上提出了缩小3nm，2nm，1.5nm和1nm以上逻辑器件小型化的路线图。
imec逻辑设备小型化的路线图
图中以技术节点名称命名的pp是多晶硅布线间距（nm），mp是精细金属布线间距（nm）。需要注意的是，过去的技术节点指的是最小加工尺寸或栅极长度，现在只是 “标签”，并不指某一位置的物理长度。
此处显示的结构和材料（如bpr，cfet和使用2d材料的通道）已单独发布。
euv的高na对进一步微型化至关重要
据台积电和三星电子介绍，从7nm工艺开始，部分工艺已经推出了na（numerical aperture）=0.33的euv光刻设备，并通过降低波长来实现5nm工艺，但对于2nm以后的超精细工艺，需要实现更高的分辨率和更高的光刻设备。
asml已经完成了high na euv光刻设备nxe：5000系列的基本设计，但计划于2022年左右商业化。由于所使用的光学系统非常庞大，使得这台下一代机器很高大，基本上顶到了常规洁净室的天花板。
asml一直与imec密切合作开发光刻技术，但是关于使用highna euv光刻设备进行光刻工艺的开发，“ imec-asml high na euv lab”则位于imec园区。将在那里进行联合开发，还将与材料供应商一起开发掩模和抗蚀剂。
最后，luc van den hove表示：“使逻辑器件的过程小型化的目的是减少功耗，提高性能（电气性能），减小芯片面积，通常称为ppac。降低成本：当将微型化推进到低于3 nm、2 nm、1.5 nm甚至1 nm时，除了这四个因素外，还应充分考虑环境因素。”他表示，表明他愿意继续改进这些程序。
“逻辑器件工艺小型化的目的是降低功耗、提高性能、减少面积、降低成本，也就是通常所说的ppac。除了这四个目标外，随着小型化向3纳米、2纳米、1.5纳米，甚至超越1纳米到亚1纳米的发展，我们将努力实现环境友好、适合可持续发展”。
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包括日本半导体公司在内的许多半导体公司纷纷退出了工艺微型化，称“摩尔定律已结束”或“高成本且无用”，但imec始终不抛弃不放弃！为延长摩尔定律的寿命始终如一研发到底，现已成为世界上最先进的微型化研究机构。
对于超小型化必不可少的euv光刻技术，尽管日本光刻设备制造商已在开发阶段退出，但为了我们公司的运气，我们一直在与asml合作开发该技术。
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此处显示的结构和材料（如bpr，cfet和使用2d材料的通道）已单独发布。
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asml一直与imec密切合作开发光刻技术，但是关于使用highna euv光刻设备进行光刻工艺的开发，“ imec-asml high na euv lab”则位于imec园区。将在那里进行联合开发，还将与材料供应商一起开发掩模和抗蚀剂。
最后，luc van den hove表示：“使逻辑器件的过程小型化的目的是减少功耗，提高性能（电气性能），减小芯片面积，通常称为ppac。降低成本：当将微型化推进到低于3 nm、2 nm、1.5 nm甚至1 nm时，除了这四个因素外，还应充分考虑环境因素。”他表示，表明他愿意继续改进这些程序。
“逻辑器件工艺小型化的目的是降低功耗、提高性能、减少面积、降低成本，也就是通常所说的ppac。除了这四个目标外，随着小型化向3纳米、2纳米、1.5纳米，甚至超越1纳米到亚1纳米的发展，我们将努力实现环境友好、适合可持续发展”。
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