源极接地放大电路设计(2)
二 电路设计步骤
2.1 确定电源电压
电压电源v1由最大输出电压决定。例如为了得到vpp=3v的输出电压，电源电压必须在3v以上，否则输出信号会失真（削波）。为了确保源极偏置电流，在r4上需要有电压存在，例如1v或者更多。因此合计起来，电源电压至少在4v以上。当前例子中，此电压取值为15v。
2.2 选择何种沟道的fet
选择fet时，电流和耐压不要超过其最大额定值。另外可以使用n沟道器件组成放大电路，也可以使用p沟道器件组成放大电路。之前讨论的是n沟道fet组成的放大电路。
使用p沟道fet组成的放大电路，其电流方向与n沟道fet放大电路相反，因此需要变更偏置电压极性，需要将电源和gnd调换。下图是2种p沟道jfet放大电路。
2.3 依据电源电压选择fet的vgs耐压值
因为上一步中确定电源电压是15v，针对n沟道fet，它的栅极-源极间电压vgs，最大有可能达到15v。因此需要选择那种vgs大于15v的fet。大多数fet的这个参数都在30v以上。我们选择sst202，它的vgs（br)=-40v
2.4 确定漏极电流id
确定放大电路工作点时，我们需要先确定id，而不是vgs。因为fet的重要特性都是随id变化而变化的。当id设定好之后，从spec的传输曲线中自然可以得到vgs。
在jfet的spec中会定义idss。例如sst202的idss在0.9~4.5ma。确定放大电路的id时，id要比idss的最小值（0.9ma）还低。例如设计id=0.1ma。
注意：如果id的选择太接近idss，大信号输入后，因为id无法超越idss，输出波形可能会被限幅，即被削波。
2.5 确定源极电阻和漏极电阻
在3.1.2节提到，这种放大电路的放大倍数是由源极电阻rs（下图r4）和漏极电阻rd(下图r3)的比值决定。
例如希望放大倍数av=3倍，那么
vgs电压会因为id不同而不同，也会受到温度的影响。例如id随着温度变化而变化，进而导致rs上的电压变化（此处是指直流电压)，最终导致vgs变化。为了抵消vgs因为温度变化而变化，使漏极电流具有稳定性，需要rs上的电压降>1v（使vgs
我们设置rs上的电压降是2v，因为id=0.1ma，
rs=vs/is=vs/id=2v/0.1ma=20kr
接下来
rd=rs x av=60kr。仿真电路如下：
仿真结果如下：vo/vin=2.77v/0.998v=2.77。
仿真放大倍数是2.77v，和理论上的3倍有差异。
无意中将r3和r4从60k和20k增大到600k和200k，放大倍数可以提高到2.93，如下图。此时id只有大约15ua，比idss=900ua小了许多。
保持r4=20kr，修改r3=65kr，r3/r4=3.25倍时，仿真结果是3倍，如下图。此时id大约在150ua左右。
**哪位老师可以解释为什么仿真值（r3=60kr,r4=20kr）和理论计算(r3=60kr,r4=20kr)结果不同吗？**
就像上述说的，首先需要考虑的是id的电流要比idss min值小。如果将r4和r3调整的很小，也就是将id变大，超过idss max的4.5ma。输出就失真了，如下图是id大约在7ma时的输出波形。蓝色是id，红色是v2，绿色是vo。输出已经失真。
另外如果将rd增大，即r3从65kr改变到80kr -->r3自身压降变大 -->漏极电压vd下-->输出波形的下半周期被钳制。换句话，是r3变大带来自身两端电压升高，向上升时会碰到15v的上限，被钳制，进而导致输出下半周期被钳制。如下图。
输出波形的上半部分不失真，是因为r3变大带来自身两端电压升高，向下升时距离0v的下限还很远，不会被钳制，不失真。
另外如果将rd减小，输出波形会减小。因为放大倍数减小了。如下是r3是不同值时的仿真结果。
未完待续
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2.2 选择何种沟道的fet
选择fet时，电流和耐压不要超过其最大额定值。另外可以使用n沟道器件组成放大电路，也可以使用p沟道器件组成放大电路。之前讨论的是n沟道fet组成的放大电路。
使用p沟道fet组成的放大电路，其电流方向与n沟道fet放大电路相反，因此需要变更偏置电压极性，需要将电源和gnd调换。下图是2种p沟道jfet放大电路。
2.3 依据电源电压选择fet的vgs耐压值
因为上一步中确定电源电压是15v，针对n沟道fet，它的栅极-源极间电压vgs，最大有可能达到15v。因此需要选择那种vgs大于15v的fet。大多数fet的这个参数都在30v以上。我们选择sst202，它的vgs（br)=-40v
2.4 确定漏极电流id
确定放大电路工作点时，我们需要先确定id，而不是vgs。因为fet的重要特性都是随id变化而变化的。当id设定好之后，从spec的传输曲线中自然可以得到vgs。
在jfet的spec中会定义idss。例如sst202的idss在0.9~4.5ma。确定放大电路的id时，id要比idss的最小值（0.9ma）还低。例如设计id=0.1ma。
注意：如果id的选择太接近idss，大信号输入后，因为id无法超越idss，输出波形可能会被限幅，即被削波。
2.5 确定源极电阻和漏极电阻
在3.1.2节提到，这种放大电路的放大倍数是由源极电阻rs（下图r4）和漏极电阻rd(下图r3)的比值决定。
例如希望放大倍数av=3倍，那么
vgs电压会因为id不同而不同，也会受到温度的影响。例如id随着温度变化而变化，进而导致rs上的电压变化（此处是指直流电压)，最终导致vgs变化。为了抵消vgs因为温度变化而变化，使漏极电流具有稳定性，需要rs上的电压降>1v（使vgs
我们设置rs上的电压降是2v，因为id=0.1ma，
rs=vs/is=vs/id=2v/0.1ma=20kr
接下来
rd=rs x av=60kr。仿真电路如下：
仿真结果如下：vo/vin=2.77v/0.998v=2.77。
仿真放大倍数是2.77v，和理论上的3倍有差异。
无意中将r3和r4从60k和20k增大到600k和200k，放大倍数可以提高到2.93，如下图。此时id只有大约15ua，比idss=900ua小了许多。
保持r4=20kr，修改r3=65kr，r3/r4=3.25倍时，仿真结果是3倍，如下图。此时id大约在150ua左右。
**哪位老师可以解释为什么仿真值（r3=60kr,r4=20kr）和理论计算(r3=60kr,r4=20kr)结果不同吗？**
就像上述说的，首先需要考虑的是id的电流要比idss min值小。如果将r4和r3调整的很小，也就是将id变大，超过idss max的4.5ma。输出就失真了，如下图是id大约在7ma时的输出波形。蓝色是id，红色是v2，绿色是vo。输出已经失真。
另外如果将rd增大，即r3从65kr改变到80kr -->r3自身压降变大 -->漏极电压vd下-->输出波形的下半周期被钳制。换句话，是r3变大带来自身两端电压升高，向上升时会碰到15v的上限，被钳制，进而导致输出下半周期被钳制。如下图。
输出波形的上半部分不失真，是因为r3变大带来自身两端电压升高，向下升时距离0v的下限还很远，不会被钳制，不失真。
另外如果将rd减小，输出波形会减小。因为放大倍数减小了。如下是r3是不同值时的仿真结果。
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