芯片设计都不可避免的考虑要素—闩锁效应latch up
闩锁效应，latch up，是个非常重要的问题。现在的芯片设计都不可避免的要考虑它。我今天就简单地梳理一下lup的一些问题。
啥是所谓的latch up呢？一句话总结起来很简单：cmos中形成了两个bjt，基极和集电极接在了一起，形成正反馈回路，电流大到一定程度可能会使芯片失效甚至烧坏芯片。这两个bjt其实就是一个npnp的结构，pmos的源/漏、n阱、nmos的p衬底构成一个pnp的bjt，而pmos的n阱、nmos的p衬底、nmos的源漏构成一个npn的bjt。
这两个bjt共用了nmos的p substrate、pmos的n well，其等效电路图相当于这两个bjt的base和collector接在一起了。我在网上随便找了个图大家可以参考，图中的各种电阻啥的可以忽略，就看三极管怎么连的就行。
重点来了，假设现在有一个扰动，使得pmos的n well电势小于vdd，其电势差大于pnp的开启电压，发射极正偏，pnp就工作在放大状态了，集电极出来的放大的电流将是基极电流的一个倍数，而这个电流也相当于npn基极电流，此时npn也会在放大区，npn放大出来的电流又是pnp的基极电流。这就形成了一个正反馈的回路，你放大我，我放大你，只要这两个放大系数之积大于1，那么这里的电流就会越来越大，直至爆炸。
开个玩笑，爆炸应该是不会爆炸的，但是芯片停止工作是一定的。这个时候就只能把芯片断电，然后重新开启才行了——前提是芯片电路没有被烧坏。想想如果一个芯片隔一会必须断电一次，那谁受得了，所以这个latch up一定要消除才行。我就讲一讲目前我所能理解的集中消除latch up的方法。
第一，从源头出发，既然latch up的发生来自于扰动，那我们就尽量消除这个扰动对我们cell的影响。我这里所谓的扰动，基本都是来自于静电，所以越靠近io的cell越要注意latch up的问题。一般来说，越靠近io的cell所要遵循的lup rule越严格。一种方法是加guard ring，可以减小噪声和静电的影响。这也是我目前唯一知道的方法哈哈。
第二，可以在bjt的放大系数上做文章。只要能保证两个bjt的beta之积小于1，就能有效消除latch up。一种方法是尽量让nmos和pmos隔的远一些，这个具体原理我还不是很清楚，需要非常深入的器件知识才行。
第三，尽量保证bjt基极与发射极电势相差不大，也就是不让bjt工作在放大区。一种方法是把n well接vdd，p substrate接vss。注意，这里可能就有疑惑了，我在上学的时候学的标准的cmos本来就是n well接vdd，p substrate接vss的呀。实际上在老的工艺貌似确实是是这样，每一个cell都是这么接，但是这样会有点浪费面积。现在的工艺cell的layout应该不会画这部分了，而是需要我们后端摆放cell时候加进来tap cell，其作用就是接n well和p substrate到vss和vdd上。因为std cell一个一个排在一起的时候，它们的n well和p substrate是公用的，所以不需要每个cell都连，只需要隔一段距离摆一个tap cell就行了。这个方法可能也是和我们后端关系最大的了，前两种多是layout要考虑的吧。
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重点来了，假设现在有一个扰动，使得pmos的n well电势小于vdd，其电势差大于pnp的开启电压，发射极正偏，pnp就工作在放大状态了，集电极出来的放大的电流将是基极电流的一个倍数，而这个电流也相当于npn基极电流，此时npn也会在放大区，npn放大出来的电流又是pnp的基极电流。这就形成了一个正反馈的回路，你放大我，我放大你，只要这两个放大系数之积大于1，那么这里的电流就会越来越大，直至爆炸。
开个玩笑，爆炸应该是不会爆炸的，但是芯片停止工作是一定的。这个时候就只能把芯片断电，然后重新开启才行了——前提是芯片电路没有被烧坏。想想如果一个芯片隔一会必须断电一次，那谁受得了，所以这个latch up一定要消除才行。我就讲一讲目前我所能理解的集中消除latch up的方法。
第一，从源头出发，既然latch up的发生来自于扰动，那我们就尽量消除这个扰动对我们cell的影响。我这里所谓的扰动，基本都是来自于静电，所以越靠近io的cell越要注意latch up的问题。一般来说，越靠近io的cell所要遵循的lup rule越严格。一种方法是加guard ring，可以减小噪声和静电的影响。这也是我目前唯一知道的方法哈哈。
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第三，尽量保证bjt基极与发射极电势相差不大，也就是不让bjt工作在放大区。一种方法是把n well接vdd，p substrate接vss。注意，这里可能就有疑惑了，我在上学的时候学的标准的cmos本来就是n well接vdd，p substrate接vss的呀。实际上在老的工艺貌似确实是是这样，每一个cell都是这么接，但是这样会有点浪费面积。现在的工艺cell的layout应该不会画这部分了，而是需要我们后端摆放cell时候加进来tap cell，其作用就是接n well和p substrate到vss和vdd上。因为std cell一个一个排在一起的时候，它们的n well和p substrate是公用的，所以不需要每个cell都连，只需要隔一段距离摆一个tap cell就行了。这个方法可能也是和我们后端关系最大的了，前两种多是layout要考虑的吧。
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