5Gbps高速芯片测试技术
近年来对芯片的高速数据处理的要求，使得许多芯片内部都已经搭载了高速if的功能。但是，也正是由于它的高速性能造成芯片的测试变得非常的困难。对这类高速if芯片的初期评价阶段，一般采用的是多种计测器的综合评价。但是针对多管脚的高速if芯片，单纯利用计测器的测定，会面对许多问题。
t6683+5g option
为了实现精确的高速差分串行信号测试，我们开发了可以对应最大5gbps差分信号的ate用高速测试选件。这次开发的可以提供最大5gbps的高速专用pe(图1)，内藏于ate系统中，其包括：64个高速输入专用通道+ 64个高速输出专用通道的dr·cp(驱动·比较)以及10：1的mux/demux。采用的ate系统为爱德万测试的高速soc测试系统t6683。t6683拥有1024个io通道以外，还有1024个输出专用通道。与前面介绍的由计测器组成的测试系统比较起来，可以容易地控制系统时序的同步。另外，也可以容易地对通道间的个别相位进行调整。 表1列出了5g选件的主要技术式样。
个别特殊测试要求对应xdr
5g选件采用的是10：1mux，也可以设定为8：1。由于xdr的idling状态时的差分输出的pos/neg两方电压需要固定为同一值上，5g选件的pos/neg的两输出电压可以根据需要严格地固定在同一电压值。这个电压控制是由8:1模式时没有用到的另外2个bit来进行。
高速测试系统的基本技术
对于超过数gbps的信号处理，高速信号专用芯片技术、高速信号传送技术等非常重要。近年来芯片的设计/制造技术的发展使得芯片本身对高速信号的处理性能有了很大的提高，因此从芯片将高速信号输出后的传送问题成为了高速信号处理的重点。如何能够把ghz的高速信号，以最小jitter及最小衰减的性能在与芯片之间传送/接收是要面对的最重要的课题。在下面我们要针对高速测试系统必要的基础要素技术进行探讨。
(1)时钟(timing)发生
(2)测试系统pe到被测芯片之间的高速信号传送
时钟(timing)的发生
向量(pattern)发生器发生时钟时，其实现方法有示于图2的使用variable delay的方法和使用pll来发生的2种模式。一般半导体测试系统采用的是variabledelay方式，计测器等脉冲发生器等处于高速及低jitter的要求，采用的是pll方式。图3是由采用variable delay方式，利用t6683发生的500mhz信号的xor方式合成的5gbps数据的波形。各通道的输出delay已经经过最适化的调整，但是还是可以看到xor的输入jitter没有任何改善显现在输出波形中，单纯这样的波形是不能适用于数ghz的高速信号传输。
因此我们采用的是如图4所示的低速时钟发生采用variable delay方式，高速部采用与低速部保持同步的pll方式。另外，jitter reduce电路的嵌入也可以使得高速部的向量(pattern)发生尽可能的不受到低速部的jitter误差的影响。
从pe到被测芯片(dut)的高速信号传送
在实际测试中，从ate的driver端到被测芯片(dut)的信号传送过程，会遇到如图6-1所示的pin-relay、传输线路(同轴线)、接线端子、印刷线路等各影响高频信号衰减的问题。图6-2是一般的1ghz信号用线路的传输特性，当用它来传输更高频率的信号时，我们可以看到在2.5ghz开始就会造成较大的衰减损失。这个衰减如果是超过10db以上的话，是很难进行正确补偿的。因此为了减小在高频带的损失，我们对上述图6-1线路进行了以下4个项目的改进。
① pin relay & dc relay
② 同轴线
③接线端子(connecter)
④ 印刷线路
传输线路的改善
① pinout relay & dc relay
安装在测试系统内部的信号输出/输入控制部的relay本身的性能对最终的波形品质有较大的影响。现在普通使用的photo-mos relay的最大信号带宽是1ghz左右，不能达到传送5ghz这样的高频信号的要求。因此，我们采用的是爱德万测试研制开发的，具有非常好带宽的小型mems relay。
② 同轴线
为了传输这样的高频信号，和普通的同轴线相比，除了需要高精度的阻抗(zo)特性以外，还应当具有低损耗、zo值不受电缆弯曲变形，温度等外部影响的特性。为了实现zo的高精度，(1)同轴线做成尽可能的保持圆心性。(2)最大限地提高同轴线各部分所用材料的尺寸精度、组装精度，保证实际zo与计算值在最大±0.5ω的误差。另外为了提高耐弯曲变形强度，采用了编组绞织屏蔽线及fep外皮，以使得电线弯曲时的受力均匀分布，避免线材的直角弯曲，保证了即使受到外力情况下的zo无变化。经过φ30mm的s字扭曲试验验证，普通的同轴线的阻抗变化是+3.3ω，而上述特制同轴线的变化为0.1ω以下。另外，高频特性也从-2.5db@3ghz提高到了-1.8db@3ghz。同时，fep外皮在耐热性方面也有较大的优势，使得这种同轴线的最高使用温度达到了150℃。
③ 接线端子
为了保证高性能的高频信号传输，除了保证同轴电缆的传输特性，与之相连接用的接线端子的高频特性也是非常重要的。
④ 印刷线路
当被输送信号达到数ghz程度时，导线的集肤效应会造成较大的导线损失及诱电损失(tanδ)。当信号的传输线路较短的时候,信号的损失几乎体现不出来，但是在多管脚vlsi芯片的测试中，其信号传输线最少也有数十管脚到一百多管脚，load board上的高速信号传送长度约为15cm到25cm。由于在这种情况下前述线导体损失及诱电损失(tanδ)的影响已经不能忽略，因此我们采用了低诱电率、tanδ较小的材质来制作load board的印刷线路，达到抑制信号传送损失的目的。
通过以上①到④对全体传输线路的改善，我们得到了可以达到4ghz的传输特性。而且在2.5ghz附近的信号衰减也仅为-4db左右，因此可以通过本文后述补偿方法以使得系统达到5ghz带宽的信号传送。
传输损失的补偿
信号的线路衰减(insertion losses)越大。因此当传输脉冲信号时，表现为信号上升沿的变形及整体波形的非整合性。前沿的变形是由于我们知道脉冲信号中包含了全部的奇数高次谐波成分，在通过传输线路时由于高次谐波成分的衰减而造成的。由于一部分的非整合性的存在，在实际应用中会产生图形向量(pattern)造成的时序错误(timing error)。因此需要通过对其进行一定的补偿。图7所示为在线路中插入与其相反传输特性的pre-emphasis电路时的jitter仿真结果，图8是实测波形。由于实测波形中含有一定的随机jitter(random jitter)成分，虽然jitter值有一定差异，但是我们同样可以确认到与仿真结果一样的jitter改善效果。
芯片测试
利用这个5g高速选件(option)，我们对redwood(5gbps)、xdr内存、pci-express高速接口等进行了测试评价。
redwood(5gbps)
将5g选件自身的输出通道(dr)与输入通道(cp)对接起来对其进行性能评价，这个高速选件的信号输入比较部(cp)本身虽然为了对应高速接口芯片测试，其结构为差分输入比较结构(differential)，但是其也具有单端输入比较(single-end)功能。虽然在实际的高速芯片测试中并不需要这种单端输入，但是在许多评价解析情况下存在对这种功能的要求，因此5g高速选件中加入了分别的单端输入正负单端(pos/neg)比较功能。
xdr
xdr是在目前的高速接口(if)中唯一采用io共通使用的接口标准。测试系统的输入输出通道(dr/cp)与芯片之间是一种被称为fly-by的连接方式。控制采用的是本文前面所述的将差分的正负(pos/neg)固定电压值输出机能。
pci-express
pci-express的基本规格中对差分电压的中间点电压值有其特殊的要求。对应其规格要求，在对pci-express进行测试时，2个驱动通道(dr)并列使用作为芯片的1个输入。
总结
针对高速差分信号的测试，爱德万测试基于高速soc测试系统t6683开发了最大对应5gbps的高速测试选件。
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5g选件采用的是10：1mux，也可以设定为8：1。由于xdr的idling状态时的差分输出的pos/neg两方电压需要固定为同一值上，5g选件的pos/neg的两输出电压可以根据需要严格地固定在同一电压值。这个电压控制是由8:1模式时没有用到的另外2个bit来进行。
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对于超过数gbps的信号处理，高速信号专用芯片技术、高速信号传送技术等非常重要。近年来芯片的设计/制造技术的发展使得芯片本身对高速信号的处理性能有了很大的提高，因此从芯片将高速信号输出后的传送问题成为了高速信号处理的重点。如何能够把ghz的高速信号，以最小jitter及最小衰减的性能在与芯片之间传送/接收是要面对的最重要的课题。在下面我们要针对高速测试系统必要的基础要素技术进行探讨。
(1)时钟(timing)发生
(2)测试系统pe到被测芯片之间的高速信号传送
时钟(timing)的发生
向量(pattern)发生器发生时钟时，其实现方法有示于图2的使用variable delay的方法和使用pll来发生的2种模式。一般半导体测试系统采用的是variabledelay方式，计测器等脉冲发生器等处于高速及低jitter的要求，采用的是pll方式。图3是由采用variable delay方式，利用t6683发生的500mhz信号的xor方式合成的5gbps数据的波形。各通道的输出delay已经经过最适化的调整，但是还是可以看到xor的输入jitter没有任何改善显现在输出波形中，单纯这样的波形是不能适用于数ghz的高速信号传输。
因此我们采用的是如图4所示的低速时钟发生采用variable delay方式，高速部采用与低速部保持同步的pll方式。另外，jitter reduce电路的嵌入也可以使得高速部的向量(pattern)发生尽可能的不受到低速部的jitter误差的影响。
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在实际测试中，从ate的driver端到被测芯片(dut)的信号传送过程，会遇到如图6-1所示的pin-relay、传输线路(同轴线)、接线端子、印刷线路等各影响高频信号衰减的问题。图6-2是一般的1ghz信号用线路的传输特性，当用它来传输更高频率的信号时，我们可以看到在2.5ghz开始就会造成较大的衰减损失。这个衰减如果是超过10db以上的话，是很难进行正确补偿的。因此为了减小在高频带的损失，我们对上述图6-1线路进行了以下4个项目的改进。
① pin relay & dc relay
② 同轴线
③接线端子(connecter)
④ 印刷线路
传输线路的改善
① pinout relay & dc relay
安装在测试系统内部的信号输出/输入控制部的relay本身的性能对最终的波形品质有较大的影响。现在普通使用的photo-mos relay的最大信号带宽是1ghz左右，不能达到传送5ghz这样的高频信号的要求。因此，我们采用的是爱德万测试研制开发的，具有非常好带宽的小型mems relay。
② 同轴线
为了传输这样的高频信号，和普通的同轴线相比，除了需要高精度的阻抗(zo)特性以外，还应当具有低损耗、zo值不受电缆弯曲变形，温度等外部影响的特性。为了实现zo的高精度，(1)同轴线做成尽可能的保持圆心性。(2)最大限地提高同轴线各部分所用材料的尺寸精度、组装精度，保证实际zo与计算值在最大±0.5ω的误差。另外为了提高耐弯曲变形强度，采用了编组绞织屏蔽线及fep外皮，以使得电线弯曲时的受力均匀分布，避免线材的直角弯曲，保证了即使受到外力情况下的zo无变化。经过φ30mm的s字扭曲试验验证，普通的同轴线的阻抗变化是+3.3ω，而上述特制同轴线的变化为0.1ω以下。另外，高频特性也从-2.5db@3ghz提高到了-1.8db@3ghz。同时，fep外皮在耐热性方面也有较大的优势，使得这种同轴线的最高使用温度达到了150℃。
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芯片测试
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xdr
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pci-express
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