DshanMCU-R128s2硬件设计指南
原理图设计硬件系统框图r128是一颗专为“音视频解码”而打造的全新高集成度 soc，主要应用于智能物联和专用语音交互处理解决方案。
单片集成 mcu+riscv+dsp+codec+wifi/bt+pmu，提供生态配套成熟、完善的用于系统、应用和网络连接开发的高效算力；集成 8mb/16mb/32mb psram，为音视频解码、大容量存储、扫码以及网络连接提供充裕的高容量、高带宽的内存支持；拥有丰富的音频接口 iis/pcm、owa、dmic、lineout、micin 以及通用通讯接口 iic、uart、sdio、 spi、iso7816卡接口；同时支持 u 盘、sd卡、ir-tx/rx；内置 ldo、gpadc、ledc，简化系统方案设计，降低 bom成本。
硬件系统基本工作原理r128硬件系统基本工作流程如下：
硬件系统正常上电，主控复位之后，cpu开始执行 brom固化代码，对系统资源和关键外设进行配置及初始化，包括电源，时钟，总线，复位，存储接口等。根据配置，在 brom阶段将系统初始化信息（串口、psram等）从存储介质读取到系统 sram，进行芯片及系统的进一步详细配置和初始化工作；执行完 boot0 程序后进入 boot 阶段。从外部存储介质中读取下一阶段需要的软件代码，启动操作系统，并对系统资源和外设进行管理。操作系统启动之后，根据产品不同需求加载相关启动，比如 usb、音频、wifi、显示、蓝牙等模块，最终完成开机启动，进入普通操作界面。系统支持 watchdog 应用监视系统的运行，当程序跑飞或者发生死循环时，watchdog模块会发出一个复位信号，使 soc复位，软件系统重新启动。r128硬件系统组成如下表：
系统说明
cpu小系统 时钟，复位，中断，系统配置
存储系统 psram，spi nand/spi nor/emmc/sd card
音频系统 mic in、fmin、iis/pcm/tdm、dmic、lineout
输入输出子系统 rgb、sd card、usb otg/host、twi、uart、pwm、gpadc、tpadc、csi、 ir tx/rx 等
电源系统 dcdc、ldo
无线 wifi/bt
其他 功放、led
cpu小系统r128 cpu小系统包括时钟系统，系统配置 pin、复位系统和 debug 部分。
时钟系统信号pin说明r128 硬件系统包含 dcxo 40m/rtc 32.768k 两个时钟，对应时钟信号说明如表所示。
信号名信号描述应用说明
hxtal_in dcxo晶振输入 默认使用 40m晶振，频率误差为 10ppm；
hxtal_out dcxo晶振输出 默认使用 40m晶振，频率误差为 10ppm；
lxtal_in 32k晶振输入 32.768k晶振电路，频率误差为 20ppm
lxtal_out 32k晶振输出 32.768k晶振电路，频率误差为 20ppm
rtc 32.768k时钟可以从内部 rc振荡电路产生，可不使用外部 32k晶振。
小系统配置说明r128小系统配置 pin说明如表所示。
信号名信号说明应用说明
reset system reset 1，系统复位 pin 2，watchdog 输出 pin
chip-pwd chip power down/system reset 1，内部 pmu 下电控制 pin； 2，系统复位 pin
pa1/fel0 fel功能选择 pin 0 当[fel0,fel1]= 00时，soc进入 fel升级状态
pa2/fel1 fel功能选择 pin 1 当[fel0,fel1]= 00时，soc进入 fel升级状态
reset和 chip-pwd均可实现系统复位功能，但 chip-pwd包含 r128内部 pmu掉电控制功能，可让r128实现上电复位功能。reset/chip-pwd信号上接下地电容默认为 1nf，用于滤波和增强 esd 防护能力为避免 soc启动时误进入升级状态，pa1/fel0和 pa2/fel1 不能同时接下拉电阻。主晶振电路r128 dcxo模块推荐使用 40m 晶振以获得更好的射频性能。晶振选型参考如下:r128集成 wifi/bt功能，为获得更好的射频性能，建议晶振选型频率容限与频率稳定性均≤ 10ppm晶体负载电容指标 cl，建议 cl≥10pf。cl过小会导致晶体温飘过大晶体驱动能力 dl，建议典型值 100uw，最大不超过 200uw。取值过小会影响晶体寿命。外挂匹配电容大小根据晶振规格和 pcb而定，要求匹配电容+板级杂散电容总值等于晶振规格要求的负载电容大小。串接电阻需要预留位置，便于调试振荡幅度处理 emi 问题。
晶振参数不得随意更改，需保证晶体自身负载电容、外挂匹配电容、pcb走线负载电容三者匹配。
32.768k时钟电路支持内部 rcosc时钟，支持 hosc校准，满足 32.768k时钟输出。外挂 32.768k 晶振时，外挂匹配电容大小根据晶振规格和 pcb而定，要求匹配电容+板级杂散电容总值等于晶振规格要求的负载电容大小。lxtal_in/lxtal_out 之间并接的电阻，必须保留，用于对频率微调。
晶振参数不得随意更改，需保证晶体自身负载电容、外挂匹配电容、pcb走线负载电容三者匹配。
复位电路设计r128可以选择使用外部复位 ic提供复位信号，也可以使用内部复位源。
内部上电复位触发门槛：vbat爬升至约 2.4v；内部下电复位触发门槛：vbat跌落至 3.0v/2.9v/2.8v/2.7v/2.6v/2.5v(软件可配置)，详见 r128用户手册；使用外部复位 ic 复位，时长不得低于 64ms；reset pin放置 1nf电容。
debug电路设计r128支持 usb（otg）、uart、jtag与 swd 等多种调试方式，客户可根据需要选择合适的调试方式，建议在设计时对相应的调试接口预留测试点方便后续调试验证。
电源系统设计soc端电源质量要求r128集成 pmu，外部仅需提供 vbat 电源即可满足 r128 电源应用需求，其他电源由内部 pmu 产生。
soc端电源电容设计r128 soc端各电源要求滤波电容容值如下：
vdd_lx管脚建议预留放置 1个 2.2uf电容；vdd_sense管脚建议放置 1个 4.7uf电容；vdd_clk、vdd18_ana1、vdd18_tx1、vdd18_ana2、vdd18_tx2电源 pin建议各放置 1个 100nf电容，靠近管脚放置；
vdd_dsp建议放置 1个 1uf电容，靠近管脚放置；vdd_rtc建议放置 1个 1uf电容，靠近管脚放置；vdd_sys1、vdd_sys2建议各放置 1 个 1uf电容，靠近管脚放置；vdd_aon建议放置 1个 1uf电容，vdd12_psm 建议放置 1 个 100nf 电容，靠近管脚放置；vdd_3v3建议放置 1个 1uf电容， vdd33_lb1、vdd33_lb2 建议各放置 1 个 100nf 电容，靠近管脚放置；vdd_io1、vdd_io2、vdd_io_5vtol建议各放置 1 个 100nf 电容，靠近管脚放置；
avdd电源与 agnd之间至少 1个 2.2uf电容，靠近引脚放置。上电时序设计r128各模块供电采用内部 pmu，其上电时序如图所示，时序描述如下：
vbat为 soc外部电源输入，其上电至 2.4v附近触发内部 por复位；完成 por 复位后，pmu各路 dcdc、ldo按照下图所示时序进行上电；
当使用外部 dcdc 或 ldo为 r128 的 vdd_io1、vdd_io2和 vdd_io_5vtol进行供电时，为避免电源从 io漏电导致 soc启动失败，建议使用 ext_ldo（pin vdd_3v3）对外部 dcdc或 ldo 进行时序控制。
下电时序设计r128下电时序如图所示，时序描述如下：
r128内部集成掉电复位功能，通过检测 vbat电压触发复位，可软件使能掉电复位功能和配置门槛电压，详见 r128 用户手册描述；复位信号拉低后，dxco、rcosc停止振荡，各路 dcdc、ldo停止输出。
psram 电路设计r128内置 psram，无需外部电路，只需满足 r128 电源设计要求即可。
flash 电路设计r128支持合封 spi nor flsah，支持外挂 spi nand/nor、emmc，设计说明如下：
使用合封 spi nor flash 时，vdd-io1必须使用 3.3v电源；使用外挂 spi nand/nor、emmc 器件时，可选择从 pa24-pa29、pb4-pb7&pb14/15、pa2-pa7 三个地方启动；启动介质选择支持 try 与 efuse select 两种方式；try 方式启动顺序为 sdc0->spi nor->spi nand->emmc，该模式仅支持轮询 pa 口的启动介质efuse select方式启动顺序由 efuse决定，具体启动顺序及烧码值可定制spi nor/nand 参考设计
gpio 电路设计r128 有pa/pb 2 组gpio,gpio 逻辑电平与供电电压有关。
未使用的gpio 优先建议接地或者floating，软件设定为disabled 状态；io 上拉电阻上拉电压选择io 所在电源域。gpio 分组控制器电源域io电源域io电压
pa0~pa14 vdd-sys vdd-io2 3.3v/1.8v
pa18~pa23 vdd-sys vdd-io2 3.3v/1.8v
pa16~pa17 vdd-sys vdd-io-5vtol 5v/3.3v/1.8v
pa15 vdd-sys vdd-io1 3.3v/1.8v
pa24~pa29 vdd-sys vdd-io1 3.3v/1.8v
pb0~pb15 vdd-sys vdd-io1 3.3v/1.8v
led电路设计r128集成 ledc功能，可以直接驱动集成式 led。
集成式 led一般供电范围是 3.5～5.3v，vih必须大于 0.7*vdd，如 ws2812c。当 vdd为 5v供电时，vih必须大于 3.5v，已超出 soc io输出电压范围。解决方案：
5v供电串联 1n4148二极管，降低 vdd电压，理论 vdd电压为 4.3v，此时 vih 大于 3v 即可；市场已有 5v 供电且支持 3.3v逻辑控制的集成式 led，如 ws2128b-v4/v5。usb电路设计r128 usb接口具有 host和 otg功能，在产品功能定义上需要注意区别。
若使用 micro usb 供电，建议在 vbus上放置限流和防倒灌 ic、tvs 保护器件；usb-id 信号为 otg 检测信号，上拉电压选择 usb-id pin所在电源域；usb-id 信号到 soc端的 gpio 串接 1k~1.5k电阻提升 esd性能；建议在 vbus 上放置稳压管和 tvs保护器件；d+/d-信号线为高速信号线，并接的 tvs 要求低容值，否则影响数据传输，以小于 4pf 为宜；串接预留 5 电阻。
sd card 电路设计sdc0-clk串接 33r电阻，靠近 soc摆放；sdc0-cmd和 sdc0-det pin芯片内部集成 15k上拉电阻，外部 10k上拉默认 nc；sdc0-det串接 1k电阻，减缓信号下冲和提供 io esd能力；靠近 sd 卡座，每个信号 pin放置 esd器件。sd卡座电源 vdd预留串联 0r电阻，防止卡插入时，瞬间大电流烧卡。
音频电路设计3个 adc，可支持 3 个差分 mic 输入；2个 dac，r128-s1/s2可支持差分立体声输出，r128-s3可支持单声道差分音频输出；支持 1 套 i2s/pcm 接口，支持 tdm模式，支持主从模式；支持 owa 输出，兼容 spdif 协议；支持 dmic 8 声道输入。音频设计建议如下：
avdd对地电容为 2.2uf；vra1对地电容为 470nf；vra2对地电容为 470nf；mbias对地电容为 2.2uf；avdd/vra1/vra2的 agnd通过 0r电阻单点到 gnd；
mic1-3建议组合成 2mic+1aec 电路；mic和 aec参考设计如图所示。aec 回路电阻电容参数与功放输出幅度和算法公司要求有关，参数以实际开发环境为准。
adc电路设计支持 1 路 gpadc 接口，12bit采样分辨率，9bit采样精度，单通道最高采样率为 1mhz，最大支持 8 通道，可以用作按键功能或采集电池电压使用。
gpadc 量程范围为 0～2.5v，应用时建议使用 0.2～2.3v作为输入检测电平；按键按键分压电阻，请使用推荐的阻值，如 5 个按键以下，推荐使用 1%精度电阻。添加按键时保证按键按下后，adc网络电压范围为 0~1.08v，最小间隔大于 200mv。
lcd电路接口r128 支持一路 rgb屏接口和一路 spi屏接口。其中 rgb屏接口可支持并行 rgb666 模式（1024x768@60fps）、串行 rgb模式（800x480@60fps）和 i8080模式（800x480@60fps），各种模式下管脚功能描述如下表。
spi屏支持以下几种模式：
3 线 1 data3 线 2 data4线1 data4线2 data2 data lane
dbi-csx dbi-csx dbi-csx dbi-csx dbi-csx
/ / dbi-dcx dbi-dcx /
dbi-sclk dbi-sclk dbi-sclk dbi-sclk dbi-sclk
dbi-sda dbi-sdo dbi-sda dbi-sdo dbi-sda
/ dbi-sdi / dbi-sdi wrx
dbi-te dbi-te dbi-te dbi-te dbi-te
dbi接口与spi1复用关系spidbi
spi1-cs dbi-csx
spi1-clk dbi-sclk
spi1-mosi dbi-sdo/sda
spi1-miso dbi-sdi(wrx)/te/dc x
spi1-hold dbi-dcx/wrx
spi1-wp dbi-te
csi电路接口pin脚csi接口说明dvp
pa18/pb0 ncsi0-hsync 摄像头行同步 hsync
pa19/pb1 ncsi0-vsync 摄像头场同步 vsync
pa20/pb14 ncsi0-pclk 摄像头像素时钟 pclk
pa21/pb15 ncsi0-mclk 摄像头主时钟 mclk
pa22 ncsi0-d0 parallel csi data y2
pa23 ncsi0-d1 parallel csi data y3
pa27 ncsi0-d2 parallel csi data y4
pa26 ncsi0-d3 parallel csi data y5
pa29 ncsi0-d4 parallel csi data y6
pa25 ncsi0-d5 parallel csi data y7
pa24 ncsi0-d6 parallel csi data y8
pa28 ncsi0-d7 parallel csi data y9
射频端口设计射频输出端口（ant pin）无需匹配电路，但可预留天线 pi 型匹配电路。如上图所示。为了方便天线pi型匹配电路调试，需在射频输出端口与天线间预留 0ω电阻 wr1。如图所示。
因 r128 芯片射频前端已设计滤波器用于射频认证时滤除谐波杂散，因此，硬件方案端只需要预留一个pi型匹配电路用于匹配天线，无需额外多预留一个 pi型滤波网络用于滤除谐波杂散。
原理图设计其他i2c/twi 最大支持 400kbit/s 的传输速率，总线上加上拉电阻，推荐值为 2.0k~4.7k，上拉电源为对应 gpio电源域，各设备地址不得有冲突；gpio分配时，请确保电平相匹配，上拉的电压域必须为此 gpio的电源域，以防外设向 soc漏电情况发生；串口调试电路 tx/rx 信号要加防倒灌电/隔离保护电路。可以选择 mos管或二极管方案，二极管方案必须选择肖特基二极管。加工生产时为节约成本，mos管和二极管隔离保护电路可以 nc，但板级至少要串接 100ω电阻。pcb设计叠层设计r128采用两层板或四层板设计。
2层板设计参考
4层板设计参考
soc fanoutr128封装采用 8x8mm qfn设计，0.35mm ball pitch，0.17mm ball size，可支持 2 层板方案与 4 层板方案。
两层板 fanout 建议尽量保证 soc 背面 gnd 完整；
四层板 fanout 建议
小系统 layout 设计建议时钟系统layout设计r128 40mhz 时钟建议 layout 采用以下原则：
晶振尽量靠近 ic 摆放，使 hxtal-out/hxtal-in 走线长度小于 400mil，减少 pcb走线寄生电容，保证晶振频偏精度；晶体必须和 soc放置同一面。避免换层过孔，增加杂散电容而引起频率偏移；晶振的匹配电容必须靠近晶振管脚摆放；晶振及其走线区域的外围和相邻层，用 gnd屏蔽保护，禁止其它走线；晶体下方不允许走线，内层或另一面无法避开时不能与时钟线平行走线。复位和系统配置pin layout 设计复位和系统配置pin 建议layout 采用以下原则：
soc 复位信号上拉电阻靠近soc，复位信号两边包地，对地1nf 电容靠近soc 放置，提高esd 性能；soc 电源layout 设计soc 端电源建议layout 采用以下原则：
每1a 电流对应40mil 线宽（铜厚1oz），电源换层尽量多打via 孔，保证连接性;spi flash layout 设计spi flash应靠近主控摆放，走线长度≤2000mil；走线间距≥2倍线宽，clk 单独包地处理；clk信号串接电阻靠近主控摆放，串阻与主控连接走线距离≤300mil；data信号串接电阻为兼顾读写方向信号匹配，建议靠近链路中间放置。emmc layout 设计emmc与主控间走线长度≤2000mil；线间距≥2w；d0d3、ds 相对 clk等长控制+/-300mil 以内；且 d0d3 上使用过孔的数量尽量相同；除 reset 外，保证所有信号线控制阻抗 50Ω ；电源走线线宽不小于 12mil；clk和 ds 信号尽量包地处理，包地通过过孔与 gnd 平面连接。如果不能包地,则保持线间距≥3倍线宽，所有信号避开高频信号；vccq, vcc, vddi的所有去耦电容均靠近 emmc摆放；clk信号串接电阻靠近主控摆放，串阻与主控 clk连接走线距离≤300mil；ds信号下拉电阻靠近 emmc摆放。下拉电阻引入桩线长度≤200mil；请注意：
emmc nc/rfu等保留引脚都悬空，不可为了走线方便将这些信号与电源、地、或其他 emmc信号连接在一起。如果确实走线有困难，可适当修改 emmc pcb 封装，去掉一些 nc/rfu 的 ball。如果期望emmc运行在较高频率，则建议只使用emmc，保证主控io与emmc点对点连接。如果nand/emmc双 layout时，走线采用菊花链方式，将 emmc 作为走线的终点，尽量减少分叉线长度sdio layout 设计sdio 建议 layout 采用以下原则：
clk串接电阻靠近主控摆放；d0~d3相对 clk等长控制=0.2v。 必须遵守
2 gpadc按键阻值建议和参考设计保持一致，采用1%的高精度电阻； 必须遵守
4 gpadc按键建议保留去抖电容和esd器件。 建议
5 fel、reset按键建议保留去抖电容和esd器件。 建议
debug 1 uart0调试接口必须保留，建议串接100ohm电阻。 必须遵守
2 jtag调试接口预留测试点 建议
esd 1 复位信号在靠近ap端，必须保留一个对gnd的滤波电容，容值固定选择1nf。 建议
2 部分与外部直连或者裸露的接口，如speaker、mic、耳机、usb、tf、dcin等，必须加上esd器件 。 必须遵守
3 所有按键必须挂esd器件。 必须遵守
drc 1 所有电气规格检查必须无error，所有warning与question必须逐一确认合理，不合理的问题项需要优化处理。 建议
2 所有物理规格检查必须无error，所有warning与question必须逐一确认合理，不合理的问题项需要优化处理。 建议
pcb设计 checklist模块序号检查内容级别
基本要求 1 主控以及配套芯片封装是否有更改； 必须遵守
2 pcb 的叠层参数与阻抗控制 必须遵守
soc 3 晶振尽量靠近 ic 摆放，走线长度小于 400mil； 必须遵守
4 晶振及其走线区域的外围和相邻层，用 gnd 屏蔽保护。晶振及其走线区域的相邻层，禁止其它走线； 必须遵守
5 所有模块的clk串接电阻（sdc0-clk/card-clk/lcd-clk）靠近主控摆放，串阻与主控clk连接走线距离≤300mil； 必须遵守
6 关键信号（en，fel等）单线包地，远离板边≥5mm。避免与外部接口信号（usb/sd/等）相邻并行走线；电容靠近主控摆放。 必须遵守
电源 7 电源铜箔尽量宽，换层过孔是否足够，一般定义1oz铜厚，宽度40mil铜箔可通过1a电流，v8x16的via过0.5a电流。 必须遵守
emmc 8 clk和ds信号做包地处理，如果不能包地则保持3w间距； 必须遵守
9 d0~d3、ds相对clk等长控制≤300mil； 必须遵守
10 clk 串接 33r 电阻靠近主控摆放，串阻与主控 clk 连接走线距离≤300mil； 必须遵守
11 ds 下拉电阻靠近 emmc 摆放。下拉电阻引入桩线长度≤200mil。 必须遵守
sd-sdio 12 clk做包地处理，如果不能包地则保持3w间距； 必须遵守
13 d0~d3相对clk等长控制<500mil； 必须遵守
14 clk 串接 电阻靠近主控摆放，串阻与主控 clk 连接走线距离≤300mil。 必须遵守
usb2.0 15 去耦电容和滤波电容，需要靠近ic摆放，接口esd器件靠近连接器端摆放，且esd器件与连接器的传输线长度要小于等于500mils。ss_tx串接的电容应靠近ic端摆放； 必须遵守
16 usb信号线dndp长度差50mil内，总长度控制在4000mil以内 必须遵守
音频 17 avcc、vrp、vra1、vra2和agnd接地电容、电阻靠近主控摆放； 必须遵守
18 esd 器件必须靠近mic摆放，从mic引出来的走线必须先经过esd器件； 必须遵守
19 micxp、micxn，类差分走线，线宽4mil，线距4mil，包地。 必须遵守
wifi/bt 20 wifi模组尽量靠近天线或天线接口。远离电源、lcd电路、摄像头、speaker等易产生干扰的模块。 必须遵守
21 射频线需要圆滑，不能换层，并进行包地处理，两边均匀的打地过孔，射频线需要远离时钟线的干扰； 必须遵守
22 合理布局天线馈线的匹配电容电阻，使馈线平滑，最短，无分支，无过孔，少拐角，避免阻抗突变； 必须遵守
23 用pcb走线作天线，请确保天线走线附近区域完全净空，净空区大于50mm²，天线本体至少距周围的金属1cm以上。 必须遵守
spi/flash 24 spi、flash应靠近主控摆放，走线长度≦2000mil； 必须遵守
25 走线间距≧2倍线宽，clk单独包地处理； 必须遵守
26 时钟信号串接电阻靠近阻抗摆放，串阻与主控连接走线距离≦300mil。 必须遵守
27 数据信号串接电阻为兼顾读写方向信号匹配，建议靠近链路中间放置。 建议
28 使用4线flash时，要求miso/mosi/wp/hold信号等长约束控制在300mil以内 必须遵守
csi 28 plck对地电容靠近主控，串联电阻靠近模组； 必须遵守
29 mclk对地电容靠近模组，串联电阻靠近主控； 必须遵守
30 hsync对地电容靠近主控； 必须遵守
31 vsync、hsync、data串联电阻靠近模组。 必须遵守
esd 32 关键信号（reset/clock等）单线包地，远离板边≥5mm。避免与外部接口信号（usb/sd/等）相邻并行走线; 必须遵守
33 reset单线包地，1nf电容靠近主控摆放，电容接地端需用过孔加强连接; 必须遵守
34 在pcb四周增加地保护环；ddr线束四周建议用gnd保护; 必须遵守
35 部分与外部直连或者裸露的接口，如speaker、mic、耳机、usb、sd等，必须加上esd器件 ，走线路径为先经过esd器件再到soc。 必须遵守
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硬件系统基本工作原理r128硬件系统基本工作流程如下：
硬件系统正常上电，主控复位之后，cpu开始执行 brom固化代码，对系统资源和关键外设进行配置及初始化，包括电源，时钟，总线，复位，存储接口等。根据配置，在 brom阶段将系统初始化信息（串口、psram等）从存储介质读取到系统 sram，进行芯片及系统的进一步详细配置和初始化工作；执行完 boot0 程序后进入 boot 阶段。从外部存储介质中读取下一阶段需要的软件代码，启动操作系统，并对系统资源和外设进行管理。操作系统启动之后，根据产品不同需求加载相关启动，比如 usb、音频、wifi、显示、蓝牙等模块，最终完成开机启动，进入普通操作界面。系统支持 watchdog 应用监视系统的运行，当程序跑飞或者发生死循环时，watchdog模块会发出一个复位信号，使 soc复位，软件系统重新启动。r128硬件系统组成如下表：
系统说明
cpu小系统 时钟，复位，中断，系统配置
存储系统 psram，spi nand/spi nor/emmc/sd card
音频系统 mic in、fmin、iis/pcm/tdm、dmic、lineout
输入输出子系统 rgb、sd card、usb otg/host、twi、uart、pwm、gpadc、tpadc、csi、 ir tx/rx 等
电源系统 dcdc、ldo
无线 wifi/bt
其他 功放、led
cpu小系统r128 cpu小系统包括时钟系统，系统配置 pin、复位系统和 debug 部分。
时钟系统信号pin说明r128 硬件系统包含 dcxo 40m/rtc 32.768k 两个时钟，对应时钟信号说明如表所示。
信号名信号描述应用说明
hxtal_in dcxo晶振输入 默认使用 40m晶振，频率误差为 10ppm；
hxtal_out dcxo晶振输出 默认使用 40m晶振，频率误差为 10ppm；
lxtal_in 32k晶振输入 32.768k晶振电路，频率误差为 20ppm
lxtal_out 32k晶振输出 32.768k晶振电路，频率误差为 20ppm
rtc 32.768k时钟可以从内部 rc振荡电路产生，可不使用外部 32k晶振。
小系统配置说明r128小系统配置 pin说明如表所示。
信号名信号说明应用说明
reset system reset 1，系统复位 pin 2，watchdog 输出 pin
chip-pwd chip power down/system reset 1，内部 pmu 下电控制 pin； 2，系统复位 pin
pa1/fel0 fel功能选择 pin 0 当[fel0,fel1]= 00时，soc进入 fel升级状态
pa2/fel1 fel功能选择 pin 1 当[fel0,fel1]= 00时，soc进入 fel升级状态
reset和 chip-pwd均可实现系统复位功能，但 chip-pwd包含 r128内部 pmu掉电控制功能，可让r128实现上电复位功能。reset/chip-pwd信号上接下地电容默认为 1nf，用于滤波和增强 esd 防护能力为避免 soc启动时误进入升级状态，pa1/fel0和 pa2/fel1 不能同时接下拉电阻。主晶振电路r128 dcxo模块推荐使用 40m 晶振以获得更好的射频性能。晶振选型参考如下:r128集成 wifi/bt功能，为获得更好的射频性能，建议晶振选型频率容限与频率稳定性均≤ 10ppm晶体负载电容指标 cl，建议 cl≥10pf。cl过小会导致晶体温飘过大晶体驱动能力 dl，建议典型值 100uw，最大不超过 200uw。取值过小会影响晶体寿命。外挂匹配电容大小根据晶振规格和 pcb而定，要求匹配电容+板级杂散电容总值等于晶振规格要求的负载电容大小。串接电阻需要预留位置，便于调试振荡幅度处理 emi 问题。
晶振参数不得随意更改，需保证晶体自身负载电容、外挂匹配电容、pcb走线负载电容三者匹配。
32.768k时钟电路支持内部 rcosc时钟，支持 hosc校准，满足 32.768k时钟输出。外挂 32.768k 晶振时，外挂匹配电容大小根据晶振规格和 pcb而定，要求匹配电容+板级杂散电容总值等于晶振规格要求的负载电容大小。lxtal_in/lxtal_out 之间并接的电阻，必须保留，用于对频率微调。
晶振参数不得随意更改，需保证晶体自身负载电容、外挂匹配电容、pcb走线负载电容三者匹配。
复位电路设计r128可以选择使用外部复位 ic提供复位信号，也可以使用内部复位源。
内部上电复位触发门槛：vbat爬升至约 2.4v；内部下电复位触发门槛：vbat跌落至 3.0v/2.9v/2.8v/2.7v/2.6v/2.5v(软件可配置)，详见 r128用户手册；使用外部复位 ic 复位，时长不得低于 64ms；reset pin放置 1nf电容。
debug电路设计r128支持 usb（otg）、uart、jtag与 swd 等多种调试方式，客户可根据需要选择合适的调试方式，建议在设计时对相应的调试接口预留测试点方便后续调试验证。
电源系统设计soc端电源质量要求r128集成 pmu，外部仅需提供 vbat 电源即可满足 r128 电源应用需求，其他电源由内部 pmu 产生。
soc端电源电容设计r128 soc端各电源要求滤波电容容值如下：
vdd_lx管脚建议预留放置 1个 2.2uf电容；vdd_sense管脚建议放置 1个 4.7uf电容；vdd_clk、vdd18_ana1、vdd18_tx1、vdd18_ana2、vdd18_tx2电源 pin建议各放置 1个 100nf电容，靠近管脚放置；
vdd_dsp建议放置 1个 1uf电容，靠近管脚放置；vdd_rtc建议放置 1个 1uf电容，靠近管脚放置；vdd_sys1、vdd_sys2建议各放置 1 个 1uf电容，靠近管脚放置；vdd_aon建议放置 1个 1uf电容，vdd12_psm 建议放置 1 个 100nf 电容，靠近管脚放置；vdd_3v3建议放置 1个 1uf电容， vdd33_lb1、vdd33_lb2 建议各放置 1 个 100nf 电容，靠近管脚放置；vdd_io1、vdd_io2、vdd_io_5vtol建议各放置 1 个 100nf 电容，靠近管脚放置；
avdd电源与 agnd之间至少 1个 2.2uf电容，靠近引脚放置。上电时序设计r128各模块供电采用内部 pmu，其上电时序如图所示，时序描述如下：
vbat为 soc外部电源输入，其上电至 2.4v附近触发内部 por复位；完成 por 复位后，pmu各路 dcdc、ldo按照下图所示时序进行上电；
当使用外部 dcdc 或 ldo为 r128 的 vdd_io1、vdd_io2和 vdd_io_5vtol进行供电时，为避免电源从 io漏电导致 soc启动失败，建议使用 ext_ldo（pin vdd_3v3）对外部 dcdc或 ldo 进行时序控制。
下电时序设计r128下电时序如图所示，时序描述如下：
r128内部集成掉电复位功能，通过检测 vbat电压触发复位，可软件使能掉电复位功能和配置门槛电压，详见 r128 用户手册描述；复位信号拉低后，dxco、rcosc停止振荡，各路 dcdc、ldo停止输出。
psram 电路设计r128内置 psram，无需外部电路，只需满足 r128 电源设计要求即可。
flash 电路设计r128支持合封 spi nor flsah，支持外挂 spi nand/nor、emmc，设计说明如下：
使用合封 spi nor flash 时，vdd-io1必须使用 3.3v电源；使用外挂 spi nand/nor、emmc 器件时，可选择从 pa24-pa29、pb4-pb7&pb14/15、pa2-pa7 三个地方启动；启动介质选择支持 try 与 efuse select 两种方式；try 方式启动顺序为 sdc0->spi nor->spi nand->emmc，该模式仅支持轮询 pa 口的启动介质efuse select方式启动顺序由 efuse决定，具体启动顺序及烧码值可定制spi nor/nand 参考设计
gpio 电路设计r128 有pa/pb 2 组gpio,gpio 逻辑电平与供电电压有关。
未使用的gpio 优先建议接地或者floating，软件设定为disabled 状态；io 上拉电阻上拉电压选择io 所在电源域。gpio 分组控制器电源域io电源域io电压
pa0~pa14 vdd-sys vdd-io2 3.3v/1.8v
pa18~pa23 vdd-sys vdd-io2 3.3v/1.8v
pa16~pa17 vdd-sys vdd-io-5vtol 5v/3.3v/1.8v
pa15 vdd-sys vdd-io1 3.3v/1.8v
pa24~pa29 vdd-sys vdd-io1 3.3v/1.8v
pb0~pb15 vdd-sys vdd-io1 3.3v/1.8v
led电路设计r128集成 ledc功能，可以直接驱动集成式 led。
集成式 led一般供电范围是 3.5～5.3v，vih必须大于 0.7*vdd，如 ws2812c。当 vdd为 5v供电时，vih必须大于 3.5v，已超出 soc io输出电压范围。解决方案：
5v供电串联 1n4148二极管，降低 vdd电压，理论 vdd电压为 4.3v，此时 vih 大于 3v 即可；市场已有 5v 供电且支持 3.3v逻辑控制的集成式 led，如 ws2128b-v4/v5。usb电路设计r128 usb接口具有 host和 otg功能，在产品功能定义上需要注意区别。
若使用 micro usb 供电，建议在 vbus上放置限流和防倒灌 ic、tvs 保护器件；usb-id 信号为 otg 检测信号，上拉电压选择 usb-id pin所在电源域；usb-id 信号到 soc端的 gpio 串接 1k~1.5k电阻提升 esd性能；建议在 vbus 上放置稳压管和 tvs保护器件；d+/d-信号线为高速信号线，并接的 tvs 要求低容值，否则影响数据传输，以小于 4pf 为宜；串接预留 5 电阻。
sd card 电路设计sdc0-clk串接 33r电阻，靠近 soc摆放；sdc0-cmd和 sdc0-det pin芯片内部集成 15k上拉电阻，外部 10k上拉默认 nc；sdc0-det串接 1k电阻，减缓信号下冲和提供 io esd能力；靠近 sd 卡座，每个信号 pin放置 esd器件。sd卡座电源 vdd预留串联 0r电阻，防止卡插入时，瞬间大电流烧卡。
音频电路设计3个 adc，可支持 3 个差分 mic 输入；2个 dac，r128-s1/s2可支持差分立体声输出，r128-s3可支持单声道差分音频输出；支持 1 套 i2s/pcm 接口，支持 tdm模式，支持主从模式；支持 owa 输出，兼容 spdif 协议；支持 dmic 8 声道输入。音频设计建议如下：
avdd对地电容为 2.2uf；vra1对地电容为 470nf；vra2对地电容为 470nf；mbias对地电容为 2.2uf；avdd/vra1/vra2的 agnd通过 0r电阻单点到 gnd；
mic1-3建议组合成 2mic+1aec 电路；mic和 aec参考设计如图所示。aec 回路电阻电容参数与功放输出幅度和算法公司要求有关，参数以实际开发环境为准。
adc电路设计支持 1 路 gpadc 接口，12bit采样分辨率，9bit采样精度，单通道最高采样率为 1mhz，最大支持 8 通道，可以用作按键功能或采集电池电压使用。
gpadc 量程范围为 0～2.5v，应用时建议使用 0.2～2.3v作为输入检测电平；按键按键分压电阻，请使用推荐的阻值，如 5 个按键以下，推荐使用 1%精度电阻。添加按键时保证按键按下后，adc网络电压范围为 0~1.08v，最小间隔大于 200mv。
lcd电路接口r128 支持一路 rgb屏接口和一路 spi屏接口。其中 rgb屏接口可支持并行 rgb666 模式（1024x768@60fps）、串行 rgb模式（800x480@60fps）和 i8080模式（800x480@60fps），各种模式下管脚功能描述如下表。
spi屏支持以下几种模式：
3 线 1 data3 线 2 data4线1 data4线2 data2 data lane
dbi-csx dbi-csx dbi-csx dbi-csx dbi-csx
/ / dbi-dcx dbi-dcx /
dbi-sclk dbi-sclk dbi-sclk dbi-sclk dbi-sclk
dbi-sda dbi-sdo dbi-sda dbi-sdo dbi-sda
/ dbi-sdi / dbi-sdi wrx
dbi-te dbi-te dbi-te dbi-te dbi-te
dbi接口与spi1复用关系spidbi
spi1-cs dbi-csx
spi1-clk dbi-sclk
spi1-mosi dbi-sdo/sda
spi1-miso dbi-sdi(wrx)/te/dc x
spi1-hold dbi-dcx/wrx
spi1-wp dbi-te
csi电路接口pin脚csi接口说明dvp
pa18/pb0 ncsi0-hsync 摄像头行同步 hsync
pa19/pb1 ncsi0-vsync 摄像头场同步 vsync
pa20/pb14 ncsi0-pclk 摄像头像素时钟 pclk
pa21/pb15 ncsi0-mclk 摄像头主时钟 mclk
pa22 ncsi0-d0 parallel csi data y2
pa23 ncsi0-d1 parallel csi data y3
pa27 ncsi0-d2 parallel csi data y4
pa26 ncsi0-d3 parallel csi data y5
pa29 ncsi0-d4 parallel csi data y6
pa25 ncsi0-d5 parallel csi data y7
pa24 ncsi0-d6 parallel csi data y8
pa28 ncsi0-d7 parallel csi data y9
射频端口设计射频输出端口（ant pin）无需匹配电路，但可预留天线 pi 型匹配电路。如上图所示。为了方便天线pi型匹配电路调试，需在射频输出端口与天线间预留 0ω电阻 wr1。如图所示。
因 r128 芯片射频前端已设计滤波器用于射频认证时滤除谐波杂散，因此，硬件方案端只需要预留一个pi型匹配电路用于匹配天线，无需额外多预留一个 pi型滤波网络用于滤除谐波杂散。
原理图设计其他i2c/twi 最大支持 400kbit/s 的传输速率，总线上加上拉电阻，推荐值为 2.0k~4.7k，上拉电源为对应 gpio电源域，各设备地址不得有冲突；gpio分配时，请确保电平相匹配，上拉的电压域必须为此 gpio的电源域，以防外设向 soc漏电情况发生；串口调试电路 tx/rx 信号要加防倒灌电/隔离保护电路。可以选择 mos管或二极管方案，二极管方案必须选择肖特基二极管。加工生产时为节约成本，mos管和二极管隔离保护电路可以 nc，但板级至少要串接 100ω电阻。pcb设计叠层设计r128采用两层板或四层板设计。
2层板设计参考
4层板设计参考
soc fanoutr128封装采用 8x8mm qfn设计，0.35mm ball pitch，0.17mm ball size，可支持 2 层板方案与 4 层板方案。
两层板 fanout 建议尽量保证 soc 背面 gnd 完整；
四层板 fanout 建议
小系统 layout 设计建议时钟系统layout设计r128 40mhz 时钟建议 layout 采用以下原则：
晶振尽量靠近 ic 摆放，使 hxtal-out/hxtal-in 走线长度小于 400mil，减少 pcb走线寄生电容，保证晶振频偏精度；晶体必须和 soc放置同一面。避免换层过孔，增加杂散电容而引起频率偏移；晶振的匹配电容必须靠近晶振管脚摆放；晶振及其走线区域的外围和相邻层，用 gnd屏蔽保护，禁止其它走线；晶体下方不允许走线，内层或另一面无法避开时不能与时钟线平行走线。复位和系统配置pin layout 设计复位和系统配置pin 建议layout 采用以下原则：
soc 复位信号上拉电阻靠近soc，复位信号两边包地，对地1nf 电容靠近soc 放置，提高esd 性能；soc 电源layout 设计soc 端电源建议layout 采用以下原则：
每1a 电流对应40mil 线宽（铜厚1oz），电源换层尽量多打via 孔，保证连接性;spi flash layout 设计spi flash应靠近主控摆放，走线长度≤2000mil；走线间距≥2倍线宽，clk 单独包地处理；clk信号串接电阻靠近主控摆放，串阻与主控连接走线距离≤300mil；data信号串接电阻为兼顾读写方向信号匹配，建议靠近链路中间放置。emmc layout 设计emmc与主控间走线长度≤2000mil；线间距≥2w；d0d3、ds 相对 clk等长控制+/-300mil 以内；且 d0d3 上使用过孔的数量尽量相同；除 reset 外，保证所有信号线控制阻抗 50Ω ；电源走线线宽不小于 12mil；clk和 ds 信号尽量包地处理，包地通过过孔与 gnd 平面连接。如果不能包地,则保持线间距≥3倍线宽，所有信号避开高频信号；vccq, vcc, vddi的所有去耦电容均靠近 emmc摆放；clk信号串接电阻靠近主控摆放，串阻与主控 clk连接走线距离≤300mil；ds信号下拉电阻靠近 emmc摆放。下拉电阻引入桩线长度≤200mil；请注意：
emmc nc/rfu等保留引脚都悬空，不可为了走线方便将这些信号与电源、地、或其他 emmc信号连接在一起。如果确实走线有困难，可适当修改 emmc pcb 封装，去掉一些 nc/rfu 的 ball。如果期望emmc运行在较高频率，则建议只使用emmc，保证主控io与emmc点对点连接。如果nand/emmc双 layout时，走线采用菊花链方式，将 emmc 作为走线的终点，尽量减少分叉线长度sdio layout 设计sdio 建议 layout 采用以下原则：
clk串接电阻靠近主控摆放；d0~d3相对 clk等长控制=0.2v。 必须遵守
2 gpadc按键阻值建议和参考设计保持一致，采用1%的高精度电阻； 必须遵守
4 gpadc按键建议保留去抖电容和esd器件。 建议
5 fel、reset按键建议保留去抖电容和esd器件。 建议
debug 1 uart0调试接口必须保留，建议串接100ohm电阻。 必须遵守
2 jtag调试接口预留测试点 建议
esd 1 复位信号在靠近ap端，必须保留一个对gnd的滤波电容，容值固定选择1nf。 建议
2 部分与外部直连或者裸露的接口，如speaker、mic、耳机、usb、tf、dcin等，必须加上esd器件 。 必须遵守
3 所有按键必须挂esd器件。 必须遵守
drc 1 所有电气规格检查必须无error，所有warning与question必须逐一确认合理，不合理的问题项需要优化处理。 建议
2 所有物理规格检查必须无error，所有warning与question必须逐一确认合理，不合理的问题项需要优化处理。 建议
pcb设计 checklist模块序号检查内容级别
基本要求 1 主控以及配套芯片封装是否有更改； 必须遵守
2 pcb 的叠层参数与阻抗控制 必须遵守
soc 3 晶振尽量靠近 ic 摆放，走线长度小于 400mil； 必须遵守
4 晶振及其走线区域的外围和相邻层，用 gnd 屏蔽保护。晶振及其走线区域的相邻层，禁止其它走线； 必须遵守
5 所有模块的clk串接电阻（sdc0-clk/card-clk/lcd-clk）靠近主控摆放，串阻与主控clk连接走线距离≤300mil； 必须遵守
6 关键信号（en，fel等）单线包地，远离板边≥5mm。避免与外部接口信号（usb/sd/等）相邻并行走线；电容靠近主控摆放。 必须遵守
电源 7 电源铜箔尽量宽，换层过孔是否足够，一般定义1oz铜厚，宽度40mil铜箔可通过1a电流，v8x16的via过0.5a电流。 必须遵守
emmc 8 clk和ds信号做包地处理，如果不能包地则保持3w间距； 必须遵守
9 d0~d3、ds相对clk等长控制≤300mil； 必须遵守
10 clk 串接 33r 电阻靠近主控摆放，串阻与主控 clk 连接走线距离≤300mil； 必须遵守
11 ds 下拉电阻靠近 emmc 摆放。下拉电阻引入桩线长度≤200mil。 必须遵守
sd-sdio 12 clk做包地处理，如果不能包地则保持3w间距； 必须遵守
13 d0~d3相对clk等长控制<500mil； 必须遵守
14 clk 串接 电阻靠近主控摆放，串阻与主控 clk 连接走线距离≤300mil。 必须遵守
usb2.0 15 去耦电容和滤波电容，需要靠近ic摆放，接口esd器件靠近连接器端摆放，且esd器件与连接器的传输线长度要小于等于500mils。ss_tx串接的电容应靠近ic端摆放； 必须遵守
16 usb信号线dndp长度差50mil内，总长度控制在4000mil以内 必须遵守
音频 17 avcc、vrp、vra1、vra2和agnd接地电容、电阻靠近主控摆放； 必须遵守
18 esd 器件必须靠近mic摆放，从mic引出来的走线必须先经过esd器件； 必须遵守
19 micxp、micxn，类差分走线，线宽4mil，线距4mil，包地。 必须遵守
wifi/bt 20 wifi模组尽量靠近天线或天线接口。远离电源、lcd电路、摄像头、speaker等易产生干扰的模块。 必须遵守
21 射频线需要圆滑，不能换层，并进行包地处理，两边均匀的打地过孔，射频线需要远离时钟线的干扰； 必须遵守
22 合理布局天线馈线的匹配电容电阻，使馈线平滑，最短，无分支，无过孔，少拐角，避免阻抗突变； 必须遵守
23 用pcb走线作天线，请确保天线走线附近区域完全净空，净空区大于50mm²，天线本体至少距周围的金属1cm以上。 必须遵守
spi/flash 24 spi、flash应靠近主控摆放，走线长度≦2000mil； 必须遵守
25 走线间距≧2倍线宽，clk单独包地处理； 必须遵守
26 时钟信号串接电阻靠近阻抗摆放，串阻与主控连接走线距离≦300mil。 必须遵守
27 数据信号串接电阻为兼顾读写方向信号匹配，建议靠近链路中间放置。 建议
28 使用4线flash时，要求miso/mosi/wp/hold信号等长约束控制在300mil以内 必须遵守
csi 28 plck对地电容靠近主控，串联电阻靠近模组； 必须遵守
29 mclk对地电容靠近模组，串联电阻靠近主控； 必须遵守
30 hsync对地电容靠近主控； 必须遵守
31 vsync、hsync、data串联电阻靠近模组。 必须遵守
esd 32 关键信号（reset/clock等）单线包地，远离板边≥5mm。避免与外部接口信号（usb/sd/等）相邻并行走线; 必须遵守
33 reset单线包地，1nf电容靠近主控摆放，电容接地端需用过孔加强连接; 必须遵守
34 在pcb四周增加地保护环；ddr线束四周建议用gnd保护; 必须遵守
35 部分与外部直连或者裸露的接口，如speaker、mic、耳机、usb、sd等，必须加上esd器件 ，走线路径为先经过esd器件再到soc。 必须遵守
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