DSP内嵌PLL中的CMOS压控环形振荡器设计
dsp内嵌pll中的cmos压控环形振荡器设计
1 引言
在现代高性能dsp芯片设计中，锁相环(pll)被广泛用作片内时钟发生器，实现相位同步及时钟倍频。压控振荡器(vco)作为pll电路的关键模块，其性能将直接决定pll的整体工作质量。目前，在cmos工艺中实现的vco主要有两大类：lc压控振荡器和环形压控振荡器。其中lc压控振荡器具有较低的相位噪声和较低的功耗，但需要采用片上集成电感，因而占用很大的芯片面积，且调谐范围较小。而cmos环形振荡器有着频率调节范围大，芯片面积小，制造工艺简单等优点，且可以通过调整振荡器的级数，方便的获得不同相位的一系列时钟，因此在系统芯片(soc)中有着更为广泛的应用。
本文提出了一种采用四级延迟单元的cmos环形压控振荡器，每级采用调节电流源大小，改变电容放电速度的方式，在方便的提供正交输出时钟的同时，具有2mhz至90mhz频率调节范围以及较低的功耗，可满足dsp芯片时钟系统的应用要求。
2 vco电路设计
在锁相环系统中vco的作用是根据不同的控制电压．输出相应振荡频率的波形，并将其输入至分频器，从而反馈到输入端。因此理想的vco其特性函数应为：
其中kvco为常数，表示电路的灵敏度。而实际的vco调节特性表现出非线性，也就是kvco不是常数，这种非线性使锁相环的稳定性退化，因此我们希望在尽可能宽的频率调节范围内kvco的变化最小。
2．1 整体电路结构
压控环形振荡电路的整体结构框图如图1所示，整个环路由四级延迟单元构成，每级延迟为td，其中前三级电路接成反相的，最后一级电路正相连接，因此电路不会被锁定，且每级振荡电路的输出时钟相移为45°。
图1 压控环形振荡器的整体结构框图
这里，v是电荷泵的输出电压经低通环路滤波器去除高频成分后的直流分量，用来控制每级延迟单元的延迟时间。venable是来自外部控制电路的使能信号，当venable为低电平时每级差分输出的两端均为“0”，此时整个vco电路关闭，停止振荡；当venable为高电平，电路正常工作时，环路在连续的电压结点之闸以的延迟振荡，产生的振荡周期为8td。只要在输入电压和延迟时间td之问建立起线形的关系，输出信号的频率f∝1/td，就能够实现vco所需的输入电压和输出频率之间的线性关系。
2．2单元电路设计
振荡器延迟单元的电路结构如图2所示，电路采用rs触发结构来产生差分输出的信号，这在消除静态功耗的同时，具有较好的抗噪声性能。图中的m1管和m4管分别提供对电容c1和c2充电时的电流。m2管和m5管作为电流源提供电容放电时的电流，其电流大小随控制电压v而改变，从而实现对电容放电速度的调节。另外，电容c1和c2是用源漏端接地的nmos管制成的mos栅氧电容，具有很高的单位面积电容值，以及较好的精度。
图2 延迟单元电路图
下面计算单元电路的延迟时间，以c1为例，当输入为高电平时，电路通过电流源m2管对电容放电，当电容两端电压降至输入与非门nand1的翻转点vs时，与非门输出状态转换，其状态从“0”到“1”的转换时间为：
这里由于c1电容远大于m1、m2管的漏端电容和与非门nand1的输入电容之和，因此可忽略它们的影响，id2为v受控制的电流源m2管的电流。
当输人为低电平时，电路通过m1管对电容进行充电。当电容充电至三输入与非门nand1的翻转点vs时，与非门输出并不立即改变，因为交叉耦合的另一个与非门nand2的输出仍为低电平，需c2电容放电至vs以下，输出才会改变。因此与非门nand1的输出从“1”到“0”转换的时问由电容c2的放电时间决定，为：
其中id5为受v控制的电流源m5管的电流。
为了保证每级单元电路的差分输出端有相同的延迟，电路中各个对应的晶体管具有相同的宽长比，即c1与c2相等，id2与id5相等，因此t1=t2，且因为c1、c2的电容值较大，相对于其充放电的时间，三输入与非门和反向器的延迟时间可以忽略不计， 因此，单元电路总的延时时间为：
设计时三输入与非门的翻转点vs是一个需考虑的问题。为了避免随着控制电流的增大，控制管在电容放电过程中进入线性区，导致压控振荡器的线性覆盖频率范围减少，vs的值应尽可能的大。但是如果翻转点vs过高，会使电容放电时间变短，当vs接近vdd时，三输入与非门和反向器的延迟时间不再可以忽略，此时振荡器的频率调节范围将大大减少。综合以上两方面，另外考虑到噪声容限、速度、面积等因素，这里设计的三输入与非门的翻转点vs为2．6v。
3 仿真结果与分析
根据以上分析，采用smic的0.35斗μmcmos工艺模型进行仿真，图4为控制电压为2v时vco的x1端的输出波形图。另外，由于采用的是四级环形振荡器结构，可以方便的产生正交时钟信号，其中x1端的输出波形与x3端正交，x2端的输出波形与x4端正交。图5为当vco的控制电压在0.9v~3.5v变化时输出频率的变化图，从图中可以看到vco的频率调节范围达到2mhz~90mhz．在中心频率46mhz附近有很好的调节线性度。当控制电压高于3v以后，频率变化呈一定的非线性，这是因为随着控制电压的增大，在电容放电过程中，控制管会进入线性区，导致控制电压对电流源变化的影响减小。但由于本文设计的vco应用于dsp芯片的典型运行频率为40mhz，因此vco在中心频率附近的高线性度可完全满足dsp时钟系统的要求。
图5环形压控振荡器的电压一频率特性曲线
4 结论
本文设计了一种应用于dsp内嵌锁相环的低功耗、高线性cm0s压控环形振荡器。电路采用四级延迟单元能方便的获得正交输出时钟，每级采用rs触发结构来产生差分输出信号，在有效降低静态功耗的同时．具有较好的抗噪声能力。在延迟单元的设计时。综合考虑了电压控制的频率范围以及调节线性度，选择了合适的翻转点。 仿真结果表明．电路叮实现2mhz至90mhz的频率调节范围，在中心频率附近具有很高的调节线性度，可完全满足dsp芯片时钟系统的要求。
本文作者创新点：本文作者设计的cmos压控环形振荡器电路采用四级延迟单元能方便的获得正交输出时钟．每级采用rs触发结构来产生差分输出信号，在有效降低静态功耗的同时，具有较好的抗噪声能力。在延迟单元的设计时。综合考虑了电压控制的频率范围以及调节线性度，选择了合适的翻转点。
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本文提出了一种采用四级延迟单元的cmos环形压控振荡器，每级采用调节电流源大小，改变电容放电速度的方式，在方便的提供正交输出时钟的同时，具有2mhz至90mhz频率调节范围以及较低的功耗，可满足dsp芯片时钟系统的应用要求。
2 vco电路设计
在锁相环系统中vco的作用是根据不同的控制电压．输出相应振荡频率的波形，并将其输入至分频器，从而反馈到输入端。因此理想的vco其特性函数应为：
其中kvco为常数，表示电路的灵敏度。而实际的vco调节特性表现出非线性，也就是kvco不是常数，这种非线性使锁相环的稳定性退化，因此我们希望在尽可能宽的频率调节范围内kvco的变化最小。
2．1 整体电路结构
压控环形振荡电路的整体结构框图如图1所示，整个环路由四级延迟单元构成，每级延迟为td，其中前三级电路接成反相的，最后一级电路正相连接，因此电路不会被锁定，且每级振荡电路的输出时钟相移为45°。
图1 压控环形振荡器的整体结构框图
这里，v是电荷泵的输出电压经低通环路滤波器去除高频成分后的直流分量，用来控制每级延迟单元的延迟时间。venable是来自外部控制电路的使能信号，当venable为低电平时每级差分输出的两端均为“0”，此时整个vco电路关闭，停止振荡；当venable为高电平，电路正常工作时，环路在连续的电压结点之闸以的延迟振荡，产生的振荡周期为8td。只要在输入电压和延迟时间td之问建立起线形的关系，输出信号的频率f∝1/td，就能够实现vco所需的输入电压和输出频率之间的线性关系。
2．2单元电路设计
振荡器延迟单元的电路结构如图2所示，电路采用rs触发结构来产生差分输出的信号，这在消除静态功耗的同时，具有较好的抗噪声性能。图中的m1管和m4管分别提供对电容c1和c2充电时的电流。m2管和m5管作为电流源提供电容放电时的电流，其电流大小随控制电压v而改变，从而实现对电容放电速度的调节。另外，电容c1和c2是用源漏端接地的nmos管制成的mos栅氧电容，具有很高的单位面积电容值，以及较好的精度。
图2 延迟单元电路图
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这里由于c1电容远大于m1、m2管的漏端电容和与非门nand1的输入电容之和，因此可忽略它们的影响，id2为v受控制的电流源m2管的电流。
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