Xilinx可编程逻辑器件设计与开发（基础篇）连载40：Spartan
2. 设置禁止i/o 分配。
最大化【package pins】，如图10-45 所示， 和按钮配合，完成对器件引脚的排序，如图中我们将所有vref 引脚排在一起，选中所有vref 引脚，右键功能选择【set prohibit】，禁止所有vref 引脚的分配。
图10-45 禁止引脚分配
三、 定义兼容器件 在fpga 设计开发阶段，planahead 允许设计者定义互相兼容的芯片，这种方式可以将一个i/o约束应用于多个fpga。
在【device】或者【package】窗口，在右键弹出菜单中选择【make part compatible…】，选择互相兼容的器件。如图10-46。
图10-46 指定兼容器件
四、 导入、分析i/o端口列表 planahead能够导入多种不同格式的文件用于i/o引脚的规划。在产生综合网表之前，可以导入csv、ucf和rtl格式的文件进行i/o引脚的分析和分配。但需要注意的是，使用这种早期i/o引脚规划方法的时候，因为没有综合网表，i/o分配工具和drc校验工具不清楚设计中的时钟和各时钟之间的关系，也不清楚高速逻辑的具体情况，所以其分析并不完整。如果可能的话，导入综合网表后，再进行i/o分配。
运行命令【file】→【import i/o port…】→【from csv…】导入csv格式文件，csv文件目录是planahead_tutorial\sources\io_port_import.csv。最大化【i/o ports】窗口，如图10-47所示，可以看到默认情况下所有ports的分布。单击【i/o ports】窗口旁边的按钮，观察端口排列的变化。图中显示了各个端口的常用属性。
图10-47 【i/o ports】窗口
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运行命令【file】→【import i/o port…】→【from csv…】导入csv格式文件，csv文件目录是planahead_tutorial\sources\io_port_import.csv。最大化【i/o ports】窗口，如图10-47所示，可以看到默认情况下所有ports的分布。单击【i/o ports】窗口旁边的按钮，观察端口排列的变化。图中显示了各个端口的常用属性。
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