HME FPGA入门指导：HME-P(飞马)系列开发板实验教程——LED流水灯
一实验目的
熟悉 hme fpga pll ip 的使用，实现 led 流水灯功能
二实验环境
ide：福晞fuxi、开发板：p0 176
hme_p0 176 开发板
三实验原理
3.1 实现框架
3.2 实验功能分析
使用 p0 内部 osc 作为时钟源，通过 pll 锁相环输出 50mhz 的时钟作为 led 的控制时钟，依次点亮板载的 6 个 led 灯，实现流水灯的效果。
每个 led 灯一次点亮持续时间 0.5s，通过分时控制每个连接到 led 灯的 i/o 电平的高低来实现。如 led 的控制时钟是 50mhz（t=20ns），需要通过一个计数器来计数，当计数器的值是25000000时改变 led 亮灭状态。
led 部分原理图如下：
四osc 与 pll 使用
4.1 p0 osc 使用
p0 内部有精准的 rc-osc 时钟发生器，输出 80mhz 可作为系统的时钟源。rtl 代码可通过 fuxi ip wizard 将其例化出来使用，如下图：
创建出ip的代码如下：
4.2 p0 pll 锁相环简介
锁相环路是一种反馈控制电路，简称锁相环（pll，phase-locked loop）。利用外部输入的参考时钟信号控制环路内部振荡信号的频率和相位。
hme 系列产品的 pll 模块能够提供可以综合的时钟频率，通过配置不同的参数可以进行时钟的频率调整（倍频和分频）、相位调整、占空比调整等功能。
pll 可对输入时钟 clkin 进行频率调整（倍频和分频），计算公式如下：
fin=输入时钟，可以是外部时钟，也可是芯片内部的 osc 时钟；后面会讲述内部 osc 的使用方法。
n=cfg_divn [6:0]+1
m=cfg_divm [6:0]+1
cx=cfg_divcx[6:0]+1
n、m、cx 为 pll 的参数，ip 会自行推到计算。
4.3 pll ip 使用
通过 ip wizard 创建 pll
input frequency 是 pll 的输入频率，这里配置为 80mhz，是因为这里将 oscillator_v1 ip 实例的 clkout 80mhz 作为 pll 的输入时钟。
如下图所示，选择了1个时钟输出通道，输出频率 clkout0 为 50mhz，将该时钟作为逻辑的系统时钟；locked 信号一开始为低电平，当各输出通道的时钟稳定后变为高电平；可利用该特性将 locked 信号作为系统的复位信号。
实例化 pll 的 rtl 代码如下：
五rtl 功能实现
时钟源使用 p0 内部 osc 时钟 80mhz，osc 时钟作为 pll 的输入，pll clkout0 输出50mhz 时钟作为逻辑设计的系统时钟。通过计数器控制每个 led 点亮持续 0.5s 并形成流水效果。
5.1 rtl design
5.2 实验现象
5.2.1 i/o 约束
综合编译检查是否存在语法问题；通过后进行i/o约束；
如下图：
5.2.2 生成码流与下载
然后执行 generate bitstream 生成码流文件，下载至 p0 开发板进行验证。
6 个 led 灯按照设定的顺序和时间依次点亮和熄灭，说明 pll 输出时钟和逻辑设计符合预期。
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二实验环境
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三实验原理
3.1 实现框架
3.2 实验功能分析
使用 p0 内部 osc 作为时钟源，通过 pll 锁相环输出 50mhz 的时钟作为 led 的控制时钟，依次点亮板载的 6 个 led 灯，实现流水灯的效果。
每个 led 灯一次点亮持续时间 0.5s，通过分时控制每个连接到 led 灯的 i/o 电平的高低来实现。如 led 的控制时钟是 50mhz（t=20ns），需要通过一个计数器来计数，当计数器的值是25000000时改变 led 亮灭状态。
led 部分原理图如下：
四osc 与 pll 使用
4.1 p0 osc 使用
p0 内部有精准的 rc-osc 时钟发生器，输出 80mhz 可作为系统的时钟源。rtl 代码可通过 fuxi ip wizard 将其例化出来使用，如下图：
创建出ip的代码如下：
4.2 p0 pll 锁相环简介
锁相环路是一种反馈控制电路，简称锁相环（pll，phase-locked loop）。利用外部输入的参考时钟信号控制环路内部振荡信号的频率和相位。
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pll 可对输入时钟 clkin 进行频率调整（倍频和分频），计算公式如下：
fin=输入时钟，可以是外部时钟，也可是芯片内部的 osc 时钟；后面会讲述内部 osc 的使用方法。
n=cfg_divn [6:0]+1
m=cfg_divm [6:0]+1
cx=cfg_divcx[6:0]+1
n、m、cx 为 pll 的参数，ip 会自行推到计算。
4.3 pll ip 使用
通过 ip wizard 创建 pll
input frequency 是 pll 的输入频率，这里配置为 80mhz，是因为这里将 oscillator_v1 ip 实例的 clkout 80mhz 作为 pll 的输入时钟。
如下图所示，选择了1个时钟输出通道，输出频率 clkout0 为 50mhz，将该时钟作为逻辑的系统时钟；locked 信号一开始为低电平，当各输出通道的时钟稳定后变为高电平；可利用该特性将 locked 信号作为系统的复位信号。
实例化 pll 的 rtl 代码如下：
五rtl 功能实现
时钟源使用 p0 内部 osc 时钟 80mhz，osc 时钟作为 pll 的输入，pll clkout0 输出50mhz 时钟作为逻辑设计的系统时钟。通过计数器控制每个 led 点亮持续 0.5s 并形成流水效果。
5.1 rtl design
5.2 实验现象
5.2.1 i/o 约束
综合编译检查是否存在语法问题；通过后进行i/o约束；
如下图：
5.2.2 生成码流与下载
然后执行 generate bitstream 生成码流文件，下载至 p0 开发板进行验证。
6 个 led 灯按照设定的顺序和时间依次点亮和熄灭，说明 pll 输出时钟和逻辑设计符合预期。
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