数字IC前端设计流程及工具
以门级网表（netlist）生成为分界线，之前称为前端，之后称为后端。
布局布线之前可以认为是前端，布局布线到流片是后端。
** 前端：逻辑设计，rtl ——》 netlist 门级网表；
**
** 后端：物理设计，netlist 门级网表 ——》 物理版图；**
synthesis：综合，主要任务是将 rtl 代码 转成 门级网表；
典型的网表文件由单元（cell）、引脚（pin）、端口（port）、网络（net）组成。
synthesis 输入：rtl 代码，工艺库，约束
synthesis 输出：netlist 门级网表（用于布局布线），标准延迟文件（用于时序仿真）；综合后的报告；
功能仿真
验证 rtl 代码设计的功能正确性，没有加入延时信息，又叫前仿真，工具有 mentor 的 modelsim ，synopsys 的 vcs，candence 的 nc-verilog。 在综合、布局布线以后，有加入延时的后仿真（时序仿真）。
synthesis 综合
逻辑综合的结果（目的）是把 hdl 代码翻译成门级网表 netlist ，工具有 synopsys 的 design compiler（简称 dc） ，门级网表拿去布局布线。
dft 可测性设计
dft（design for test）可测性设计 ，为了测试而加入的设计，常见技术 ：
（1） scan chain（扫描链） ，针对时序电路，测试寄存器（flip-flop）和组合逻辑；
（2） mbist （memory bulit-in self test，内建自测试），测试芯片中存储资源， rom 和 ram，在设计中插入内建自测试逻辑；
（3） boundary scan（边界扫描） ，测试封装与 io、芯片间互联，主要逻辑有 tap controller 和 boundary scanchain）、jtag（jtag 是boundary scan design中用到的一个基本结构）。
atpg（automatic test pattern generation，自动测试向量生成，基于扫描链，根据算法推算出应该加载到扫描链上的激励序列和期望序列，这样的序列称为测试向量）；
dft 构建硬件结构，atpg 生成测试向量。
形式验证
形式验证，属于验证范畴 ，从 **功能上 **对综合后的网表进行验证，常用的是 等价性检验 ，以功能验证后的 hdl 设计为参考，对比综合后的网表功能，检验是否在功能上存在等价性， 保证综合后没有改变原先 hdl 描述的功能 。
形式验证工具有 synopsys 的 formality。
sta 静态时序分析
sta 静态时序分析（static timing analyse），属于验证范畴，从时序上对综合后的网表进行验证，检查电路是否存在建立时间、保持时间等违例。
注意 sta 和 形式验证的不同，sta 从时序上验证，形式验证从功能上验证 。
sta 工具有 synosys 的 prime time。
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** 前端：逻辑设计，rtl ——》 netlist 门级网表；
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** 后端：物理设计，netlist 门级网表 ——》 物理版图；**
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dft 构建硬件结构，atpg 生成测试向量。
形式验证
形式验证，属于验证范畴 ，从 **功能上 **对综合后的网表进行验证，常用的是 等价性检验 ，以功能验证后的 hdl 设计为参考，对比综合后的网表功能，检验是否在功能上存在等价性， 保证综合后没有改变原先 hdl 描述的功能 。
形式验证工具有 synopsys 的 formality。
sta 静态时序分析
sta 静态时序分析（static timing analyse），属于验证范畴，从时序上对综合后的网表进行验证，检查电路是否存在建立时间、保持时间等违例。
注意 sta 和 形式验证的不同，sta 从时序上验证，形式验证从功能上验证 。
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