基于FPGA的硬件引脚分配设计总结
随着fpga的不断发展，fpga本身自带的pcie硬核的数量越来越多，本文以zu11eg为例介绍，如何进行对应的硬件引脚分配。
设计目标：zu11eg ffvc1760封装，挂载4组nvme,接口为pcie x4 ,
先我们先对zu11eg的资源进行分析，在ug1075中我们可以清楚的看到其包含4个pcie块，分别位于x0y2,x0y3,xiy1,xiy0.
在文档pg213上我们可以看到如下：
总结上文：在硬件设计引脚分配的时候我们需要知道：
1、一个gt quad由四个gt车道组成。为pcie ip选择gt quads时，xilinx建议您在最靠近pcie硬块的地方使用gt quad。虽然这不是必要时，它将改善设计的位置，路线和时间。
2、需要注意pcie lane 0的位置
3.根据些表格，这些表格根据以下内容确定哪些gt库可供选择：ip自定义期间选择的pcie块位置。
那如何验证自己的分配结果呢？最终在实际使用的时候我们会应用到相关的ip核，最简单也是最靠谱的方法，是采用vivado新建工程，生成pcie的ip核进行验证，如下图所示，可以清楚的知道对应的那些可用。
在fpga硬件设计中，引脚分配是最重要的一步，也是最关键的一步。
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原文标题：基于fpga的硬件引脚分配设计总结
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