基于EPM7128SLC84芯片实现雷达仿真信号发生器的设计
引言
随着新一代作战飞机大量装备现役，机载雷达设备的维修任务越来越繁重，现代化的仿真测试系统成为重要的维修设备。雷达信号的仿真又是测试系统中必不可少的。但采用函数/任意波发生器组成测试系统，不仅增加系统成本，而且还给系统软件设计增加不必要的负担。为此，提出了一种基于cpld的雷达仿真信号的实现方案，它能为机载雷达测试系统提供所需的多种典型的重频脉冲及制导信号。
雷达仿真信号发生器的结构
雷达仿真信号发生器主要由输入输出控制和产生仿真信号的cpld芯片两部分组成。输入输出控制信号是利用测试系统的工控机通过数字i/o卡来产生，当工控机通过数字i/o卡输出有效信号时，发生器将会输出相应的脉冲信号。雷达仿真信号发生器的结构如图1所示。
图中，雷达仿真信号发生器的控制信号有雷达仿真信号脉冲开关、联合信号united开关、制导信号sa-h开关、制导信号sa-l开关和照射输出sa-w开关。上述开关都是低电平有效，当“脉冲开关”有效时，雷达仿真信号发生器即处于工作状态。这时只要任何控制信号有效就能使其输出相
应的雷达仿真信号。“sa-h”有效时，“out1”输出高重频脉冲信号；“sa-l”有效时，“out1”输出中重频脉冲信号；“sa-w”有效时，“out2”输出照射脉冲信号；“united”有效时，“out3”输出联合脉冲信号，即在照射脉冲底电平时加入高重频或中重频脉冲信号。
cpld内电路设计及仿真
本设计中选用的cpld为altera公司的epm7128slc84，属于max7000系列。max7000系列提供600～5000可用门（器件上提供1200～10000门），引脚到引脚的延时为6ns，计数器频率可达151.5mhz。
cpld是雷达仿真信号发生器的核心所在，其内部电路主要分为6个子模块，分别是5分频及脉宽整形模块、10分频及脉宽整形模块、60分频及脉宽整形模块、100分频电路、625分频电路和脉冲输出选择器。各模块之间连接关系如图2所示。
时钟脉冲输入clk频率为外部晶振提供的10mhz的信号，为10分频及脉宽整形电路、60分频及脉宽整形电路、100分频电路提供50ns脉宽的输入信号。100分频和625分频电路是采用max+plusⅱ自带宏函数lpm-counter（可预置计数器）设计的，10mhz的信号由lpm-counter的clk端输入，而cout作为分频后的脉冲输出端，根据需要的脉冲频率来设置函数modulus和width参数，以100分频电路为例，将modulus设置为100相应的width设置为7，当宏函数各控制信号设置为计数状态后，在clk上升沿来到时开始计数。当计数到100时，计数器归零并在cout输出一脉宽为clk时钟周期的脉冲，如此反复，从而达到100分频的目的，图3给出100分频的仿真波形。
60分频及脉宽整形电路产生周期 6μs、脉宽1.2μs的高重频脉冲，其结构如图4所示。分频电路采用上述同样的设计方法，只需将modulus和width参数分别设置为60和6，即产生周期为6μs脉宽100ns的脉冲（图5中clk100ns）。将此信号作为d触发器的时钟信号，而该d触发器的输入端始终保持高电平，这样当d触发器在时钟上升沿到来后输出会始终保持“1”，但为了得到1.2μs脉宽的脉冲必需在1.2μs后对d触发器清零。清零信号的设计同样利用lpm-counter函数，函数的输入信号为10mhz的脉冲信号，modulus和width参数分别设置为13和4，当计数到13时（clk输入端出现第13个上升沿，即时钟过去12个周期1.2μs）计数器归零并在cout产生脉冲通过反相器接d触发器（图5中d:clrn）清零端对触发器清零使其输出“0”。为了使计数器在d触发器输出“0”时不处于计数状态，将d触发器的输出端通过反相器接入lpm-counter的同步清零端aclr。这样便能在d触发器输出端得到需要的高重频信号（图5中f166k），图5给出了其仿真波形。
10分频及脉宽整形电路产生周期60μs、脉宽3μs的中重频脉冲。它的设计采用和高重频信号一样的方法，只是将高重频信号作为其10分频电路的输入。
5分频及脉宽整形电路产生周期50ms、脉宽31.25ms的照射脉冲。它主要由一个lpm-counter函数和译码器74138构成，lpm-counter的时钟输入利用100分频和625分频产生的周期6.25ms、脉宽10us的脉冲（见图2）。将lpm-counter函数width参数设置为3，其q［2..0］输出0～7，将其作为译码器的输入，这时在译码器的8个输出端y0～y7会分别保持6.25ms的“0”。将y0～y4作为输入，到5输入与门就可得到31.25ms的脉宽。而译码器8个时钟周期的循环则构成50ms的脉冲周期。图6为照射脉冲仿真波形。
输出选择器主要完成联合状态和各脉冲输出管脚的选择。联合状态输出利用照射脉冲来控制高重频和中重频信号lpm-counter函数的aclr清零信号，以便到达控制重频信号的输出。图7为联合状态的仿真波形。
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雷达仿真信号发生器主要由输入输出控制和产生仿真信号的cpld芯片两部分组成。输入输出控制信号是利用测试系统的工控机通过数字i/o卡来产生，当工控机通过数字i/o卡输出有效信号时，发生器将会输出相应的脉冲信号。雷达仿真信号发生器的结构如图1所示。
图中，雷达仿真信号发生器的控制信号有雷达仿真信号脉冲开关、联合信号united开关、制导信号sa-h开关、制导信号sa-l开关和照射输出sa-w开关。上述开关都是低电平有效，当“脉冲开关”有效时，雷达仿真信号发生器即处于工作状态。这时只要任何控制信号有效就能使其输出相
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cpld内电路设计及仿真
本设计中选用的cpld为altera公司的epm7128slc84，属于max7000系列。max7000系列提供600～5000可用门（器件上提供1200～10000门），引脚到引脚的延时为6ns，计数器频率可达151.5mhz。
cpld是雷达仿真信号发生器的核心所在，其内部电路主要分为6个子模块，分别是5分频及脉宽整形模块、10分频及脉宽整形模块、60分频及脉宽整形模块、100分频电路、625分频电路和脉冲输出选择器。各模块之间连接关系如图2所示。
时钟脉冲输入clk频率为外部晶振提供的10mhz的信号，为10分频及脉宽整形电路、60分频及脉宽整形电路、100分频电路提供50ns脉宽的输入信号。100分频和625分频电路是采用max+plusⅱ自带宏函数lpm-counter（可预置计数器）设计的，10mhz的信号由lpm-counter的clk端输入，而cout作为分频后的脉冲输出端，根据需要的脉冲频率来设置函数modulus和width参数，以100分频电路为例，将modulus设置为100相应的width设置为7，当宏函数各控制信号设置为计数状态后，在clk上升沿来到时开始计数。当计数到100时，计数器归零并在cout输出一脉宽为clk时钟周期的脉冲，如此反复，从而达到100分频的目的，图3给出100分频的仿真波形。
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