关于一种具有新型延时单元的鉴频鉴相器的设计
0 引言
电荷泵锁相环(charge pump phase locked loop，cppll)因其易集成、低功耗、大动态捕获范围和小静态相位误差等优点而广泛应用于侦测、导航、雷达、通信等设备中[1-3]，其性能直接决定系统各项指标的好坏。典型cppll频率合成器由鉴频鉴相器(phase frequency detector，pfd)、电荷泵(cp)、环路滤波器(lpf)、压控振荡器(vco)和可编程分频器(div)组成，如图1所示。
pfd是cppll的核心部件之一，完成输入参考信号与反馈信号(即vco经div分频后的信号)频率和相位的检测[4]，产生后级cp充放电电流的开关控制信号。在该控制信号作用下，cp对lpf充放电，使vco的调谐电压发生相应的变化，进而改变vco的谐振频率。vco振荡输出信号经div分频后参与鉴频鉴相，由此构成闭环反馈系统，实现锁相倍频功能。通常pfd存在死区效应[5]，鉴相死区将造成锁相环输出相位抖动，恶化杂散和相噪特性，而减小甚至消除死区效应的主要办法是改进其复位电路，增加延时单元，增大复位延时treset。但treset增大会使鉴相范围减小，捕获速度变慢[6]。
为此，本文基于tsmc 0.18 μm rf cmos工艺，设计了一款具有数控延时单元的pfd，既消除了死区效应，又能保证良好的鉴相范围和捕获速度。同时，采用基于传输门和反相器的数控结构，扩展性和移植性强，对工艺、电压、温度等参数的变化不敏感，具有较强的适应性。
1 pfd的工作原理 图1中所示pfd是一种典型的三态数字鉴频鉴相器结构，因其电路简单而被广泛应用。该pfd由两个d触发器和一个与非门组成[4]，实现输入参考信号ref和反馈信号fb频率和相位的比较，输出与之匹配的up和dn信号，控制电荷泵的工作状态(充电、放电或保持)。
假设该pfd初始状态时，ref和fb都为低电平，当ref上升沿先到来时，由其驱动的d触发器被触发，up变为高电平。当fb上升沿到来时，由其驱动的d触发器被触发，dn变为高电平。此时up和dn均为高电平，与非门产生复位信号，将两个d触发器复位，up和dn均变为低电平。上述过程为ref相位超前时的pfd的工作情形，由类似分析，可得ref相位滞后时pfd的工作情形。可得，该pfd存在4种工作状态，即up和dn分别为00、01、10和11。其中11是一个瞬时状态，是被禁止的，一旦出现，d触发器会因复位而迅速进入00状态，状态转换关系见图2。
根据对pfd工作原理的分析，可以预见其工作波形如图3所示。当ref频率高于fb频率时，up输出为不同脉宽的不规则脉冲信号，dn输出保持低电平，且频差越大，up的均值越大。在up信号作用下，cp充电支路间断性开启，使调谐电压升高，从而使vco频率往高端调谐，因此ref和fb信号的频差减小。此阶段为pfd的鉴频过程。当ref和fb信号的频差减小为零时，pfd进入鉴相工作状态。假设此时ref频率等于fb频率且相位超前，则up输出脉宽正比于两者相位差的周期性脉冲信号，dn输出保持低电平，up信号作用又使pfd进入鉴频工作状态。在cppll频率合成器未锁定时，pfd不停地在鉴频和鉴相工作状态之间动态调整，直至达到频率合成器锁定，此时ref和fb信号的频率相同，相位同步，从而保证了vco输出的频率和相位稳定。ref频率低于fb频率以及两者频率相同时，ref相位滞后fb相位情况的工作过程与上述过程类似。
2 pfd电路设计与仿真 2.1 pfd的死区效应 上节着重分析了pfd的工作原理，并得到了其理想工作波形见图3。当输入参考信号ref与反馈信号fb的相位差很小时，up或dn的脉冲宽度非常窄。由于结点电容的存在，会使得这个窄脉冲无法升到足够高的电平，从而无法正常开启电荷泵。即当pfd的输入相位差δφ小于某个特定值φ0时，cp没有充放电电流存在，cppll已进入锁定状态，但fb信号相位与ref信号相位无法精确同步，vco输出信号存在相位抖动，导致相位噪声和杂散特性恶化。该相位差为-φ0~φ0的区域被称为pfd的死区[5]，是pfd设计的主要关注点。
2.2 pfd的电路设计 为消除死区，需在pfd复位支路上增加延时单元，保证在输入相位差即使为零的情况下，up和dn依然存在一定脉宽的脉冲。但考虑到工艺、电压、温度等变化，难以准确给出该延时的长短。过短的延时无法有效消除死区，但过长的延时又会限制pfd的工作速度，因此需使复位延时足够长，同时要尽可能短。基于上述考虑，本文设计了一种新型数控延时单元，通过配置3 bit控制字，实现8种不同长短的延时，灵活配置，切换延时长短，有效消除死区，优化环路性能，实际电路如图4所示。
d触发器采用真单相时钟（tspc）逻辑设计，见图4(b)，其结构简单，速度较快，只有单相时钟驱动，相噪特性较好，且在高频工作条件下，具有一定的功耗优势[7]。数控延时单元结构见图4(c)所示，由b0、b1和b2三位高低电平控制。假设传输门延时为tc，两级反相器延时为t0，则该延时单元在3位控制位为000时，获得最短延时为3tc，而在控制位为111时，获得最长延时为3tc+7t0。因此该延时单元的延时范围即为3tc~3tc+7t0，步进为t0。合理设计传输门和反相器的尺寸，能够获得较优的延时。同时，该电路具有占用面积小、结构简单、易扩展和易移植等优点。
2.3 仿真结果 该pfd基于tsmc 0.18 μm rf cmos工艺设计，并在cadence平台下，采用spectre工具进行仿真。图5所示为未加延时单元时，pfd的实际工作波形。可见，由于逻辑门电路的延时，当输入信号相位差很小时，存在极窄的脉冲信号，但该信号脉宽很窄，仍然可能会引起死区效应。图6为增加数控延时单元后，b2、b1和b0从000变化到111时，两个同频同相输入信号作用下，pfd的up输出波形，脉冲宽度随控制位增大线性增加。图7为b2、b1和b0为100时，不同频输入信号作用下，pfd的输出波形。图8为b2、b1和b0为100时，同频不同相输入信号作用下，pfd的输出波形。仿真结果表明，本文设计的pfd在同频同相信号作用下，pfd输出存在一定脉宽的周期性脉冲，保证电荷泵电路开启，可以消除死区，保证ref和fb信号达到同频同相，通过改变控制位，能方便调节该脉冲宽度，使其保持合适的值。而在不同频以及同频不同相信号作用下，pfd也实现了正确的脉冲输出，完成鉴频鉴相功能。
3 结论 本文阐述了pfd的工作原理及其死区效应，提出了一种基于传输门和反相器结构的数控延时单元，并应用于pfd电路。该延时单元具有占用面积小、结构简单、扩展性和移植性好等优点，应用前景好。仿真结果表明，所设计的pfd可以灵活控制延时长短，消除死区，实现了延时时间足够长又尽可能短的设计目标。
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根据对pfd工作原理的分析，可以预见其工作波形如图3所示。当ref频率高于fb频率时，up输出为不同脉宽的不规则脉冲信号，dn输出保持低电平，且频差越大，up的均值越大。在up信号作用下，cp充电支路间断性开启，使调谐电压升高，从而使vco频率往高端调谐，因此ref和fb信号的频差减小。此阶段为pfd的鉴频过程。当ref和fb信号的频差减小为零时，pfd进入鉴相工作状态。假设此时ref频率等于fb频率且相位超前，则up输出脉宽正比于两者相位差的周期性脉冲信号，dn输出保持低电平，up信号作用又使pfd进入鉴频工作状态。在cppll频率合成器未锁定时，pfd不停地在鉴频和鉴相工作状态之间动态调整，直至达到频率合成器锁定，此时ref和fb信号的频率相同，相位同步，从而保证了vco输出的频率和相位稳定。ref频率低于fb频率以及两者频率相同时，ref相位滞后fb相位情况的工作过程与上述过程类似。
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