DC SCAN与AC SCAN的异同 常用的OCC电路结构分析
scan技术，也就是atpg技术-- 测试std-logic， 主要实现工具是：
产生atpg使用mentor的 testkompress和synopsys tetramax；
插入scan chain主要使用synopsys 的dft compiler。
通常，我们所说的dcscan就是normal scan test 即慢速测试，测试频率是10m-30m
ac scan 也就是at-speed scan 即实速测试，测试频率与芯片真实工作频率是一样的。
70年代到1995年这段时间里，由于芯片的工作频率很低只有20-100m，scan测试只有dc scan，我们就能捕捉到所有std-logic的制造缺陷。但是1995年以后，测试科学家和工程师发现通过dc scan测试没有缺陷的芯片在高工作频率下使用会有问题。其根本原因是随着制造工艺向深亚微米迈进，芯片的工作频率也提高到200m-1g，原来的scan测试方法和模型不再能捕捉到所有的std-logic的制造缺陷。大家的一致想法就是-“奔跑吧，scan” ，把scan的频率增加到与芯片的真实工作频率一致，同时使用新的transition atpg model来产生测试pattern.
下面我们介绍dc scan与ac scan的异同
现在的工业量产的高速芯片都会要求能做dc scan测试和ac scan测试，所以dft工程师也要同时插入两种测试电路，产生两套测试patterns。
具体实现流程如下
1 读入没有插入scan的网表
2 使用design compiler 插入scan chain和occ （on chipclocking）模块，同时插入mux， fix drc
3 使用testcompress 实现edt压缩scan chain
4 使用testcompress 产生测试dc/acpattern，同时产生测试验证的testbench
5 验证dc/ac patterns的正确性和电路的正确性
6 使用sdf，验证dc/acpatterns相关电路的时序是否满足要求
7 使用dc/ac patterns （wgl文件）转换成ate所需格式，在ate上调试和使用
所以，occ电路实现了在shift阶段和capture阶段对时钟（pll/ate）进行选择的功能。有两种方式可以插入occ电路：
1. dft compiler自动插入。2. 手动编写occ 的verilog 电路，在dft_insert阶段。
atpg工具使用的transition faultmodel如下图
occ ：on chip clock
opcg ：on-product clock gating
scm：scan clock mux
上面三种是同一东西的不同叫法，就是为了at-speed atpg测试时在function clock和shift clock之间切换的控制逻辑。不同人设计的电路不一样，它就是一个2选一的clock mux，设计时注意处理一下cdc的path，不要产生glitch就行了。
何为全速测试（at speed test）：在工艺节点在130nm以下的时候，很多情形下的物理缺陷都是由于延时来引起的。因此在对这种类型的chip做dft的时候，需要建立一个新的故障模型，业内称之为延时故障模型（time delay model）。解决的方法就是全速测试，所谓的全速测试就是让芯片工作在自己高倍时钟频率上，这个频率往往是要高过ate的时钟的。这样对扫描模型的建立就提出了新的要求。即至少要保证芯片的latch clock和capture clock为芯片内部的高倍时钟。synopsys对此种问题的解决方法就是occ（on chip clocking）。occ/opcg的基本原理是在 scan shift 模式下， 选通慢速的ate 时钟，load 或 unload 扫描链； 在 capture 模式下，对 free-running pll clock 过滤筛选出 lauch 和 capture clock 进行at-speed 测试
常用的occ电路结构如下
在做scan的时候，由于ate时钟速度和芯片port的传输速度的限制，导致ate无法向片传输高速时钟。但是，芯片内部需要 进行at speed 测试的时候，用到和system mode一致的时钟频率进行测试。此时，需要由芯片内部自己产生测试时钟。在capture的时候，对于内部寄存器来说，到达clock pin上的时钟波形如intclk 所示。launche clock和capture clock为pll产生的脉冲。shift clock为ate产生的时钟。pll时钟和ate时钟的切换电路是由occ （on-chip clocking） 电路实现的。
我们典型的插入occ以后的电路如下图
光电效应教案
iPhone7是苹果最后一棵摇钱树？
基于TMS320F2806实现感应电机矢量控制硬件设计方案
IDC：全球PC出货量Q2降13.4%连六季走下坡
Markov的各种预测模型的原理与优缺点介绍
DC SCAN与AC SCAN的异同 常用的OCC电路结构分析
关于光伏系统超配
光纤温度传感器在微波食品测试过程中的应用
干式变压器正常温度_干式变压器安装规范
英国运营商EE带来全球首场5G多地AR直播 打开了AR的新应用
电子工程师的“火眼金睛”——示波器，让测试结果一览无余！
京东方多方布局 打破三星OLED独家垄断
乐视盒子U4拆解 做工及用料如何
隔膜设备国产替代新角色如何看锂电“内卷”
2022年Q2全球新能源汽车销量同比增长53.5%
假期旅行带什么蓝牙耳机比较好、适合外出携带的蓝牙耳机推荐
特测收购IFI公司拓展其射频功率放大器领域
三星心系天下W21 5G折叠屏手机怎么样?
智能家居演示：透过iPad来控制豪宅
性能管理：操作系统的新维度
产生atpg使用mentor的 testkompress和synopsys tetramax；
插入scan chain主要使用synopsys 的dft compiler。
通常，我们所说的dcscan就是normal scan test 即慢速测试，测试频率是10m-30m
ac scan 也就是at-speed scan 即实速测试，测试频率与芯片真实工作频率是一样的。
70年代到1995年这段时间里，由于芯片的工作频率很低只有20-100m，scan测试只有dc scan，我们就能捕捉到所有std-logic的制造缺陷。但是1995年以后，测试科学家和工程师发现通过dc scan测试没有缺陷的芯片在高工作频率下使用会有问题。其根本原因是随着制造工艺向深亚微米迈进，芯片的工作频率也提高到200m-1g，原来的scan测试方法和模型不再能捕捉到所有的std-logic的制造缺陷。大家的一致想法就是-“奔跑吧，scan” ，把scan的频率增加到与芯片的真实工作频率一致，同时使用新的transition atpg model来产生测试pattern.
下面我们介绍dc scan与ac scan的异同
现在的工业量产的高速芯片都会要求能做dc scan测试和ac scan测试，所以dft工程师也要同时插入两种测试电路，产生两套测试patterns。
具体实现流程如下
1 读入没有插入scan的网表
2 使用design compiler 插入scan chain和occ （on chipclocking）模块，同时插入mux， fix drc
3 使用testcompress 实现edt压缩scan chain
4 使用testcompress 产生测试dc/acpattern，同时产生测试验证的testbench
5 验证dc/ac patterns的正确性和电路的正确性
6 使用sdf，验证dc/acpatterns相关电路的时序是否满足要求
7 使用dc/ac patterns （wgl文件）转换成ate所需格式，在ate上调试和使用
所以，occ电路实现了在shift阶段和capture阶段对时钟（pll/ate）进行选择的功能。有两种方式可以插入occ电路：
1. dft compiler自动插入。2. 手动编写occ 的verilog 电路，在dft_insert阶段。
atpg工具使用的transition faultmodel如下图
occ ：on chip clock
opcg ：on-product clock gating
scm：scan clock mux
上面三种是同一东西的不同叫法，就是为了at-speed atpg测试时在function clock和shift clock之间切换的控制逻辑。不同人设计的电路不一样，它就是一个2选一的clock mux，设计时注意处理一下cdc的path，不要产生glitch就行了。
何为全速测试（at speed test）：在工艺节点在130nm以下的时候，很多情形下的物理缺陷都是由于延时来引起的。因此在对这种类型的chip做dft的时候，需要建立一个新的故障模型，业内称之为延时故障模型（time delay model）。解决的方法就是全速测试，所谓的全速测试就是让芯片工作在自己高倍时钟频率上，这个频率往往是要高过ate的时钟的。这样对扫描模型的建立就提出了新的要求。即至少要保证芯片的latch clock和capture clock为芯片内部的高倍时钟。synopsys对此种问题的解决方法就是occ（on chip clocking）。occ/opcg的基本原理是在 scan shift 模式下， 选通慢速的ate 时钟，load 或 unload 扫描链； 在 capture 模式下，对 free-running pll clock 过滤筛选出 lauch 和 capture clock 进行at-speed 测试
常用的occ电路结构如下
在做scan的时候，由于ate时钟速度和芯片port的传输速度的限制，导致ate无法向片传输高速时钟。但是，芯片内部需要 进行at speed 测试的时候，用到和system mode一致的时钟频率进行测试。此时，需要由芯片内部自己产生测试时钟。在capture的时候，对于内部寄存器来说，到达clock pin上的时钟波形如intclk 所示。launche clock和capture clock为pll产生的脉冲。shift clock为ate产生的时钟。pll时钟和ate时钟的切换电路是由occ （on-chip clocking） 电路实现的。
我们典型的插入occ以后的电路如下图
光电效应教案
iPhone7是苹果最后一棵摇钱树？
基于TMS320F2806实现感应电机矢量控制硬件设计方案
IDC：全球PC出货量Q2降13.4%连六季走下坡
Markov的各种预测模型的原理与优缺点介绍
DC SCAN与AC SCAN的异同 常用的OCC电路结构分析
关于光伏系统超配
光纤温度传感器在微波食品测试过程中的应用
干式变压器正常温度_干式变压器安装规范
英国运营商EE带来全球首场5G多地AR直播 打开了AR的新应用
电子工程师的“火眼金睛”——示波器，让测试结果一览无余！
京东方多方布局 打破三星OLED独家垄断
乐视盒子U4拆解 做工及用料如何
隔膜设备国产替代新角色如何看锂电“内卷”
2022年Q2全球新能源汽车销量同比增长53.5%
假期旅行带什么蓝牙耳机比较好、适合外出携带的蓝牙耳机推荐
特测收购IFI公司拓展其射频功率放大器领域
三星心系天下W21 5G折叠屏手机怎么样?
智能家居演示：透过iPad来控制豪宅
性能管理：操作系统的新维度