Xilinx Zynq7035 PL SFP光口通信例程
（基于ti keystone架构c6000系列tms320c6657双核c66x 定点/浮点dsp以及xilinx zynq-7000系列soc处理器xc7z035-2ffg676i设计的异构多核评估板，由核心板与评估底板组成。）
zynq7035 pl sfp光口通信例程
1.1.1 例程位置
zynq例程保存在资料盘中的demozynqplaurora_8b10b_0_ex文件夹下。
1.1.2 功能简介
使用aurora 8b/10b ip核生成后带的例子工程，稍作修改。
图 aurora 8b/10b例子工程
frame_gen: 本地并行数据发送模块
功能：本地产生gtx并行发送数据
接口说明：
// user interface
output [0:15] tx_d; //发送数据
output tx_rem; //最后一个16bits数据的高低字节有效标识，0表示，表示tx_d[0:7]有效；1表示tx_d[0:15]有效。
output tx_sof_n; //发送开始标识，低电平有效
output tx_eof_n; //发送结束标识，低电平有效
output tx_src_rdy_n; //发送数据源端准备好标志，低有效
input tx_dst_rdy_n; //发送数据目的端准备好标，为0时才允许发送数据
// system interface
input user_clk;//用户时钟，由aurora ip核提供，数据发送模块用此时钟作为同步时钟
input reset;//复位，高有效
input channel_up;//gtx通道初始化完成标志，为1时表示完成
数据发送模块只有在reset=0、channel_up=1和tx_dst_rdy_n=0时，才允许发送数据。
frame_check: 本地并行数据接收检测模块
功能：本地接收gtx并行数据，并检测数据是否存在误码
接口说明：
// user interface
input [0:15] rx_d; //接收数据
output rx_rem; //最后一个16bits数据的高低字节有效标识，0表示，表示rx_d[0:7]有效；1表示rx_d[0:15]有效。
output rx_sof_n; //接收开始标识，低电平有效
output rx_eof_n; //接收结束标识，低电平有效
input rx_src_rdy_n; //接收数据有效，低电平有效
// system interface
input user_clk; //用户时钟，由aurora ip核提供，数据发送模块用此时钟作为同步时钟
input reset; //复位，高有效
input channel_up; //gtx通道初始化完成标志，为1时表示完成
output [0:7] err_count; //接收数据错误个数
aurora 8b10b ip核参数设置如下图所示：
aurora 8b10b ip核显示最高只支持6.6gbps，这里我们将线速率设置为5gbps，参考时钟设置为100mhz。
1.1.3 管脚约束
zynq pl工程管脚约束如下图所示：
1.1.4 例程使用
1.1.4.1 连接光纤模块
将光模块插入光模块笼子，并使用光纤线缆将光模块的收、发端口自环对接：
1.1.4.2 加载运行zynq程序
1.1.4.2.1 打开vivado工程
打开vivado示例工程：
工程打开后界面及工程主要模块说明如下图所示：
1.1.4.2.2 下载zynq pl程序
下载bit流文件aurora_8b10b_0_exdes.bit，并且配套aurora_8b10b_0_exdes.ltx调试文件，如下图下载界面所示：
1.1.4.3 运行结果说明
zynq pl端提供的ila调试窗口，可以实时抓取采集gtx收发本地并行信号以及错误检测信号的时序波形。
ila抓取波形如下图所示：
ila抓取信号说明如下：
err_count[0:7]：接收数据错误个数，接收模块分析接收数据是否正确；
tx_d_i[0:15]：发送数据；
tx_rem_i：最后一个发送数据的高低字节有效标识，0表示，表示tx_d_i[0:7]有效，1表示tx_d_i[0:15]有效；
tx_src_rdy_n_i：发送数据源端准备好标志，结合tx_dst_rdy_n_i使用，都为0时表示可以发送数据，
tx_sof_n_i：发送开始标识，低电平有效；
tx_eof_n_i：发送结束标识，低电平有效；
tx_dst_rdy_n_i：发送数据目的端准备好标志；
rx_d_i[0:15]：接收数据
rx_rem_i：最后一个接收数据的高低字节有效标识，0表示，表示rx_d_i[0:7]有效，1表示rx_d_i[0:15]有效；
rx_src_rdy_n_i：接收数据源端准备好标志;
rx_sof_n_i：接收开始标识，低电平有效；
rx_eof_n_i：接收结束标识，低电平有效；
channel_up：为1表示gtx通道完成正常初始化；
lane_up：指示gtx每个lane是否正常初始化成功，这里只有1个lane；
soft_err、hard_err：软、硬件错误指示，正常情况应该为0
tx_lock_i_ila：gtx时钟锁定指示，正常情况应该为1
pll_not_locked_ila：gtx时钟失锁指示，正常情况应该为0
vio虚拟io界面如下图所示：
vio界面上标识input的为采集信号，用户只能查看对应信号当前的逻辑电平值，1表示高电平，0表示低电平；vio界面上标识output的为用户控制信号，用于控制用户逻辑的，用户可以在value一栏输入0/1电平值，从而达到控制用户逻辑的目的。vio界面主要用于复位用户逻辑，以及查看通道是否链接成功，vio界面可以不用操作。
1.1.4.4 退出实验
vivado调试界面hardware manager窗口，右键单击localhost(1)，在弹出的菜单中点击close server，断开zynq jtag仿真器与板卡的连接：
最后，关闭板卡电源，实验结束。
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功能：本地产生gtx并行发送数据
接口说明：
// user interface
output [0:15] tx_d; //发送数据
output tx_rem; //最后一个16bits数据的高低字节有效标识，0表示，表示tx_d[0:7]有效；1表示tx_d[0:15]有效。
output tx_sof_n; //发送开始标识，低电平有效
output tx_eof_n; //发送结束标识，低电平有效
output tx_src_rdy_n; //发送数据源端准备好标志，低有效
input tx_dst_rdy_n; //发送数据目的端准备好标，为0时才允许发送数据
// system interface
input user_clk;//用户时钟，由aurora ip核提供，数据发送模块用此时钟作为同步时钟
input reset;//复位，高有效
input channel_up;//gtx通道初始化完成标志，为1时表示完成
数据发送模块只有在reset=0、channel_up=1和tx_dst_rdy_n=0时，才允许发送数据。
frame_check: 本地并行数据接收检测模块
功能：本地接收gtx并行数据，并检测数据是否存在误码
接口说明：
// user interface
input [0:15] rx_d; //接收数据
output rx_rem; //最后一个16bits数据的高低字节有效标识，0表示，表示rx_d[0:7]有效；1表示rx_d[0:15]有效。
output rx_sof_n; //接收开始标识，低电平有效
output rx_eof_n; //接收结束标识，低电平有效
input rx_src_rdy_n; //接收数据有效，低电平有效
// system interface
input user_clk; //用户时钟，由aurora ip核提供，数据发送模块用此时钟作为同步时钟
input reset; //复位，高有效
input channel_up; //gtx通道初始化完成标志，为1时表示完成
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rx_d_i[0:15]：接收数据
rx_rem_i：最后一个接收数据的高低字节有效标识，0表示，表示rx_d_i[0:7]有效，1表示rx_d_i[0:15]有效；
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