3D芯片堆栈技术解决数据中心分析数据量增长速度问题
运算密度跟不上因特网流量增加速度，数据中心分析之数据量的成长速度前所未有;要解决这个问题，需要更大的内存带宽，而这是3d芯片堆栈技术展现其承诺的一个领域。
被甲骨文(oracle)取消的一个微处理器开发项目，在传统制程微缩速度减缓的同时，让人窥见未来高阶芯片设计的一隅;该sparc cpu设计提案的目标是采用仍在开发的芯片堆栈技术，取得越来越难透过半导体制程技术取得的优势。
在上述概念背后的研究人员，是甲骨文在今年初被裁撤的硬件部门之一员;但他的点子化为一家顾问公司而存活了下来，并且已经开始与美国硅谷的半导体业者进行合作。 甲骨文前任资深首席工程师、创办了一家三人新创公司proprincipia的don draper表示：「我看得越深，越觉得这是一条可以走的路。 」
draper指出：「运算密度跟不上因特网流量增加速度，数据中心分析之数据量的成长速度前所未有;要解决这个问题，需要更大的内存带宽，而这是3d芯片堆栈技术展现其承诺的一个领域。 」
在一场去年底举行的研讨会上，draper展示了现有的sparc处理器如何能重新设计成两颗尺寸较小、相互堆栈的裸晶;其中一颗只有处理器核心与高速缓存(caches)，另一个则是以n-1或n-2制程节点制造，以一半数据速率运作，乘载串行器-解串行器(serdes)等周边，以及l4高速缓存与芯片上网络──可降低成本与功耗。
draper表示，新架构芯片的核心数量与l3高速缓存也能增加近一倍，特别是如果堆栈技术采用新兴的微流体冷却(microfluidic-cooling)技术：「在相同的技术节点，可以将性能提升两倍。 」
一颗大型cpu能被重新设计成两颗成本较低的芯片，并取得在功耗、性能方面的优势
(来源：proprincipia)
高风险却适用机器学习的设计提案
draper并指出，新兴的芯片堆栈技术是将一个主处理器与一个加速器绑在一起、以因应内存密集任务例如机器学习应用的理想方案;而相反的，若采用芯片对芯片互连例如ccix与opencapi：「就像在用吸管吸汽水。 」 此外draper也建议在后缘的裸晶采用整合式稳压器(integrated voltage regulator，ivr);他估计，采用相对较小的磁性电感(magnetic inductors)，该ivr能节省功率以及电路板站为面积，并将芯片的数据传输速率提升到150mhz。
尽管如此，draper坦承，这个他在甲骨文提出的设计提案，也就是在最顶级的m系列处理器采用芯片堆栈技术，是非常高风险且巨大的承诺;举例来说：「如果在(芯片堆栈)实作过程中出了任何问题，最顶端的裸晶可能就会无法使用。 」
该芯片堆栈采用内存堆栈使用的硅穿孔(tsv)技术，该结构是规律的，但对于高密度、不规则的逻辑芯片来说会很棘手;tsv在厚度上也相对较高，在周遭也需要有保留区域。 draper声称，芯片堆栈的散热问题大部分可以被解决;具备高导热性的铜接口能轻易地将热从温度较高的顶部裸晶，透过散热片或是风扇从对温度较低的底部裸晶排出。
sparc t2处理器重新设计为两颗中型尺寸芯片，能将功耗降低17.3%
(来源：moongon jung, georgia institute of technology)
xperi (编按：原为tessera)旗下的invensas，在室温晶圆/裸晶堆栈技术方面是领导者;其技术也是新创公司proprincipia创办人don draper认为微处理器设计工程师将会用到的。 invensas的dram堆栈可望在2019年量产，接着是处理器、asic、gpu与fpga等各种组件。
invensas总裁craig mitchell表示：「我们现在的目标是与客户沟通，取得他们的晶圆片，因为每个人的制程与硅穿孔(tsv)技术都有点不太一样。 」
另一个障碍是避免晶圆切割时产生的微小颗粒污染;他指出：「我们正在取得良好的进展，能展现4层的dram堆栈;另外我们正以3d dram为出发点，因为这是一个大规模的市场，而且如果你能在dram领域证实技术，将技术转移到任何地方就会容易许多。 」
invensas是为sony等厂商采以6~14微米间距的晶圆对晶圆技术接合氧化物，来堆栈cmos影像传感器而立足市场;在明年某个时候，invensas预期能迈向下一步，提供能封装一组mems传感器的制程技术。
接下来invensas则将提供新开发的裸晶等级直接结合互连(die-level direct bond interconnect，dbi)，以链接传感器与逻辑芯片;该技术已经授权给具备一座大型mems晶圆代工厂的teledyne dalsa。 最终invensas的目标是让dbi互连能小于1微米，好将大型芯片转换成相互堆栈的小芯片数组。
draper展示了类dbi芯片堆栈的横切面
(来源：proprincipia)
也有其他厂商准备进军此一领域，以较低成本的2.5d芯片堆栈技术，将裸晶并排在相对尺寸较大、较昂贵的硅中介层(interposer)上。
例如台积电(tsmc)在不久前宣布，正在开发一个新版本的晶圆级扇出式封装技术，名为整合式扇出封装(info)，目前应用于手机应用处理器。 此外台积电也将扩展其2.5d cowos制程，可在约1,500 mm2面积的基板上放最多8颗的hbm2 dram。
mitchell表示，扩展的info技术之40微米i/o焊垫与65mm2基板，不会与invensas采用dbi技术的更大、更高密度芯片堆栈直接竞争。 但市场研究机构yole developpement封装技术分析师emilie jolivet表示，最近联发科(mediatek)宣布，将在一款数据中心应用之芯片使用info，显示该技术正在伸展触角。
不过mitchell表示，dbi与info式两种完全不同的技术，后者是一种封装技术、将精细节点的芯片链接到较大节点的印刷电路板链路，而dbi则是采用精细链接的芯片对芯片互连。
举例来说，苹果(apple)的a10应用处理器采用info技术，将220微米间距的裸晶接口，转接至印刷电路板的350微米接口;相反的，dbi正被测试应用dram之间40微米的触点，可望在未来能堆栈到8层高。
至于英特尔(intel)，则是开发了emib (embedded multi-die interconnect bridge)技术，一开始使用于大型fpga链接外部的串行/解串器;jolivet认为emib技术将改变市场局势，并扩大封装技术领域的战场。
而mitcell则指出，emib也不会与dbi直接竞争，并质疑该技术能扩展到多大程度;他表示，dbi目前最大的竞争对手是热压接合(thermal compression)技术，但被限制在25微米以上的互连：「25微米看来是一道难以突破的障碍。 」
yole developpement表示，apple在a10处理器采用的台积电info技术，可说是扇出式封装技术发展在去年的一个转折点;最近该机构有一篇报告指出，扇出封装的设备与材料可望取得40%的复合成长率。
分布式放大器的基本原理和频率响应特性
宁德时代与招商签署合作协议 Molex密封线对线连接器获IP68等级
AI时代 安防传输是关键环节
高通骁龙870参数详解一览
传感器连接器该怎么选择？
3D芯片堆栈技术解决数据中心分析数据量增长速度问题
英飞凌推出新款高能效IPOL DC-DC降压稳压电源模块
知名厂商大啖可穿戴商机 新一轮芯片热战即将引爆
静态分析：对代码质量至关重要
基于计算机视觉领域中的特征检测和匹配研究
马斯克:为确保获得足够多的电池,未来考虑进入采矿业
基于Arduino供电及使用GPS-6MV2模块创建天文时钟
串口通信概念
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三星有望代工苹果M1芯片
智能手机的蓝牙、NFC功能全天开着真的会很耗电吗？
高增益单级运放和增益自举电路设计
空调不制热的原因及解决方法
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国产DSP教学实验箱：LCD图片显示实验（工具转换图片）
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draper指出：「运算密度跟不上因特网流量增加速度，数据中心分析之数据量的成长速度前所未有;要解决这个问题，需要更大的内存带宽，而这是3d芯片堆栈技术展现其承诺的一个领域。 」
在一场去年底举行的研讨会上，draper展示了现有的sparc处理器如何能重新设计成两颗尺寸较小、相互堆栈的裸晶;其中一颗只有处理器核心与高速缓存(caches)，另一个则是以n-1或n-2制程节点制造，以一半数据速率运作，乘载串行器-解串行器(serdes)等周边，以及l4高速缓存与芯片上网络──可降低成本与功耗。
draper表示，新架构芯片的核心数量与l3高速缓存也能增加近一倍，特别是如果堆栈技术采用新兴的微流体冷却(microfluidic-cooling)技术：「在相同的技术节点，可以将性能提升两倍。 」
一颗大型cpu能被重新设计成两颗成本较低的芯片，并取得在功耗、性能方面的优势
(来源：proprincipia)
高风险却适用机器学习的设计提案
draper并指出，新兴的芯片堆栈技术是将一个主处理器与一个加速器绑在一起、以因应内存密集任务例如机器学习应用的理想方案;而相反的，若采用芯片对芯片互连例如ccix与opencapi：「就像在用吸管吸汽水。 」 此外draper也建议在后缘的裸晶采用整合式稳压器(integrated voltage regulator，ivr);他估计，采用相对较小的磁性电感(magnetic inductors)，该ivr能节省功率以及电路板站为面积，并将芯片的数据传输速率提升到150mhz。
尽管如此，draper坦承，这个他在甲骨文提出的设计提案，也就是在最顶级的m系列处理器采用芯片堆栈技术，是非常高风险且巨大的承诺;举例来说：「如果在(芯片堆栈)实作过程中出了任何问题，最顶端的裸晶可能就会无法使用。 」
该芯片堆栈采用内存堆栈使用的硅穿孔(tsv)技术，该结构是规律的，但对于高密度、不规则的逻辑芯片来说会很棘手;tsv在厚度上也相对较高，在周遭也需要有保留区域。 draper声称，芯片堆栈的散热问题大部分可以被解决;具备高导热性的铜接口能轻易地将热从温度较高的顶部裸晶，透过散热片或是风扇从对温度较低的底部裸晶排出。
sparc t2处理器重新设计为两颗中型尺寸芯片，能将功耗降低17.3%
(来源：moongon jung, georgia institute of technology)
xperi (编按：原为tessera)旗下的invensas，在室温晶圆/裸晶堆栈技术方面是领导者;其技术也是新创公司proprincipia创办人don draper认为微处理器设计工程师将会用到的。 invensas的dram堆栈可望在2019年量产，接着是处理器、asic、gpu与fpga等各种组件。
invensas总裁craig mitchell表示：「我们现在的目标是与客户沟通，取得他们的晶圆片，因为每个人的制程与硅穿孔(tsv)技术都有点不太一样。 」
另一个障碍是避免晶圆切割时产生的微小颗粒污染;他指出：「我们正在取得良好的进展，能展现4层的dram堆栈;另外我们正以3d dram为出发点，因为这是一个大规模的市场，而且如果你能在dram领域证实技术，将技术转移到任何地方就会容易许多。 」
invensas是为sony等厂商采以6~14微米间距的晶圆对晶圆技术接合氧化物，来堆栈cmos影像传感器而立足市场;在明年某个时候，invensas预期能迈向下一步，提供能封装一组mems传感器的制程技术。
接下来invensas则将提供新开发的裸晶等级直接结合互连(die-level direct bond interconnect，dbi)，以链接传感器与逻辑芯片;该技术已经授权给具备一座大型mems晶圆代工厂的teledyne dalsa。 最终invensas的目标是让dbi互连能小于1微米，好将大型芯片转换成相互堆栈的小芯片数组。
draper展示了类dbi芯片堆栈的横切面
(来源：proprincipia)
也有其他厂商准备进军此一领域，以较低成本的2.5d芯片堆栈技术，将裸晶并排在相对尺寸较大、较昂贵的硅中介层(interposer)上。
例如台积电(tsmc)在不久前宣布，正在开发一个新版本的晶圆级扇出式封装技术，名为整合式扇出封装(info)，目前应用于手机应用处理器。 此外台积电也将扩展其2.5d cowos制程，可在约1,500 mm2面积的基板上放最多8颗的hbm2 dram。
mitchell表示，扩展的info技术之40微米i/o焊垫与65mm2基板，不会与invensas采用dbi技术的更大、更高密度芯片堆栈直接竞争。 但市场研究机构yole developpement封装技术分析师emilie jolivet表示，最近联发科(mediatek)宣布，将在一款数据中心应用之芯片使用info，显示该技术正在伸展触角。
不过mitchell表示，dbi与info式两种完全不同的技术，后者是一种封装技术、将精细节点的芯片链接到较大节点的印刷电路板链路，而dbi则是采用精细链接的芯片对芯片互连。
举例来说，苹果(apple)的a10应用处理器采用info技术，将220微米间距的裸晶接口，转接至印刷电路板的350微米接口;相反的，dbi正被测试应用dram之间40微米的触点，可望在未来能堆栈到8层高。
至于英特尔(intel)，则是开发了emib (embedded multi-die interconnect bridge)技术，一开始使用于大型fpga链接外部的串行/解串器;jolivet认为emib技术将改变市场局势，并扩大封装技术领域的战场。
而mitcell则指出，emib也不会与dbi直接竞争，并质疑该技术能扩展到多大程度;他表示，dbi目前最大的竞争对手是热压接合(thermal compression)技术，但被限制在25微米以上的互连：「25微米看来是一道难以突破的障碍。 」
yole developpement表示，apple在a10处理器采用的台积电info技术，可说是扇出式封装技术发展在去年的一个转折点;最近该机构有一篇报告指出，扇出封装的设备与材料可望取得40%的复合成长率。
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