运放放大电路设计的常见误区
由于mos管有导通电阻，当流过电流时，导致了电压降，因此，当负载越大时，导通压降越大，输出电压越不能达到轨。
所以说，轨到轨运放不是完全的可以使输出到达电源值，要使用的时候，还需要看负载和温度（影响导通电阻阻值）的关系来决定输出能达到多大电压。
2. 运放十坑之不可忽略的输入偏置电流
设计了一个分压电路，理论上输入1v，输出2v，可是一测，总是多了近6,7百个mv。这要是进12位3v量程adc，可是要吃掉600多个码。点解？
原来运放正向输入端和反向输入端由于tvs漏电流和管子输入偏置电流，导致了两个输入端存在输入偏置电流（而且由于没有任何一个器件和另外一个器件一模一样，这两者输入偏置电流还不尽相同）；这两个偏置电流会与外部电阻一起形成偏置电压后，输出到后端，形成误差。如果你不巧选择了一个基于bjt设计的运放，它具有较大的输入偏置电流，就会造成很大的后级误差。如下图这种运放，真是“岂止于大，简直是莽”。
下面假设，两个输入端的输入偏置电流相同。
对于，正向输入端来说，ib+带来偏置电压几乎等于0，而对于反向输入端来说，ib-带来的偏置电压等于350mv（计算时，假设vout接地，相当于r1//r2）。因此，需要的是在正向输入端增加一个电阻，来补偿反向输入端带来的误差。
即使电源电压在4.5v-5.5v区间内发生变化，电源对运放输出的影响只有10nv。
很可惜，这个指标是指电源电压的直流变化，而不包括电源电压交流的变化（如纹波），在交流情况下，这个指标会发生非常大的恶化。spec.里面提到的只是直流变化，交流变化在后面图示里面，一般情况下，非资深工程师对待图示都是滑滑地翻过去。
如果运放电路使用了开关电源，又没有把去耦、滤波做得很好的话，后级输入精度会受到极大的影响。来看，同一款运放的交流psrr。
对于500khz开关频率的纹波，psrr+恶化到只有50db，假设纹波大小为100mv，那么对于后级的影响恶化会达到0.3mv。对于很多小信号采集的应用来说，这个误差是不可接受的。因此，有些应用场景甚至会在运放电源入口做一个低通滤波（请注意电阻功耗和电阻热噪声）。
4.运放十坑之乱加的补偿电容
以前有个“老工程师”对我说，反馈电路加个电容，电路就不会震荡。一看到“震荡”这么高大上的词语，我当场就懵逼了，以后所有的电路都并一个小电容，这样才professional。
直到一天，我要放大一个100khz（运气很好，频率还没有太高，不然电压反馈运放都没法玩）的信号，也是按照经验并上一个电容，然后。。。信号再也没有正常。。。因为，并上了这个电容反馈阻抗对于100khz的信号变成了只有不到200ω，导致放大系数变化。
然，这还不是关键，问题在于：真的需要一个补偿电容吗？
首先，运放内部存在一个极点（把它想成就是rc低通造成的），它会造成相位的改变，最大到-90°：
如果再增加一个极点呢，它又会再次对相位进行改变，最大还可以增加到90°：
这样相位就到了-180°，这有什么问题呢？那就是“震荡”。看一下电压负反馈运放的增益：
当某些频率点上的环路增益aβ等于1，而相位为-180°的时候，这时，vout/vin会变成无穷大，电路就不稳定了。因此，当外部增加一个零点时，运放就会在某些频率点进入震荡，比如引脚上的分布电容，如下图：
这时，我们并上一个电容，相当于人为引入一个零点，把拉下去的相位，拉上来，但是，这个分布电容一般很小，使得它环路增益aβ等于1的位置非常远，在这么远的频点上，运放早就不能正常工作了。而看手册这个运放自身在100k的时候，相位余量相当的高，超过了90°，完全不需要增加额外的补偿电容。
对于跟随电路，由于存在负反馈，基本上可认为正相输入端电压和负相输入端电压是同一个值，而这颗运放在5v供电时，它的共模输入范围是-0.1v至1.5v。因此，当输入电压在1.5v左右的时候，运放就存在不能正常线性跟随的情况。
为什么不能跟随呢？来看一个三极管放大电路，它也是运放的组成部分之一，来进行举例说明。
当输入的vb发生变化时，ie就会随着vb发生相应的变化，从而引起vc的变化，这就是跟随。若vb继续增大到，使得vc=vcc-ie x rc计算值为负数的时候，而实际上ie x rc并不能超过vcc，这时放大电路达到饱和甚至电流反相，导致输出电压固定或削峰或反向等。
6.运放十坑之不可忽略的压摆率
做1pps驱动电路，要求上升沿≤5ns，fpga输出的信号用运放跟随增强驱动后，发现上升沿达不到要求。为什么呢？因为没有考虑到一个重要的指标，压摆率。压摆率是指：输入为阶跃信号时，闭环放大器的输出电压时间变化率的平均值。即输入一个理想的阶跃信号，输出会是一个带斜率信号，这个信号的爬升速率就是压摆率。
看一下这个运放的压摆率：
根本达不到要求啊，5ns只能爬升20mv，所以，上升沿根本达不到设计需求。怎么办呢？后期飞线增加了一个脉冲增强电路。
脉冲增强电路c4和r4，相当于一个微分电路c4和rl（当c x rl远小于压摆率时间）加一个直流电阻r4，使得负载rl上的信号边沿变得更加陡峭。分析一下：
a.电容c4与rl形成分压电路，根据下图的计算公式，c4上电压的变化率等于rl上的电压值。
b.那么假设电容电压变化率在0-τ范围内是几乎不变化的，那么负载rl上面的电压也是几乎不变的，一旦电容开始充电（电压发生变化），负载rl的电压就上升到顶点。记为波形1，如下图。
c.然后在电容充电结束后开始下落，为了解决没有变化率就没有电压的问题，增加一个直流电阻r4维持波形，它是一个直通波形，也就是原始波形，记为波形2。
d.两个波形合在一起后，由于波形1，波形2的上升沿得到极大增强，从而使得合成波形上升沿得以改善。
7.运放十坑之被遗忘的反馈电阻
为了扩大外部驱动能力，一般会在最后一级增加一个跟随电路，选择电流反馈运放-cfa增加运放的输出带宽。好简单哦，可惜你就是调不出来。还是先看图吧。好简单哦，可惜你就是调不出来。还是先看图吧。
什么电源轨、共模输入范围、增益积带宽、带载能力、压摆率。。。我全都考虑了啊，还是不对呢？
因为，cfa和vfa（电压反馈运放）不一样，读书时学的运放，基本上老师都是拿vfa进行举例和讲解。下图是cfa运放的模型：
它与vfa区别是，输入端不再是两个都虚断，反相输入电阻zb是个非常小的值，但又绝对不能认为是零；它的开环增益gout不再是非常大，而是约等于1；它的跨阻z可以认为是无穷大。
因此，cfa的跟随电路的电路模型如下：
解出aβ等于：
它的闭环增益是：
当没有反馈电阻zf的时候，a约等于1，zf趋近于0，aβ趋近于无穷，增益趋近于0，和想要的跟随电路完全不一样，也就是网上常说的“cfa不加反馈电阻就没信号”。（没找到这句话，忘记是在哪里看到的了，只能看下cfa手册上对反馈电阻的介绍）
因此，要增加一个反馈电阻，电路就会正常工作了。
ps：上面推导计算有技巧，只能从aβ进行计算推导，因为cfa的计算前提是反相输入电阻zb是个非常小的值；它的跨阻z可以认为是无穷大，所以，要在求极限是找到一个单一变量，如果按照最终表达进行求极限，一个函数，三个变量（zf趋近于0，zb趋近于0，z趋近于无穷），没法玩，如下图。
分析一下，正相输入端2v-10v，符合器件输入范围（vcc-1.4v），反相输入端1v-5v，我加了负电，那更是符合了；然后看放大倍数2倍，vmax=10v，也符合器件输出范围（vcc-1.4v）；电源、放大倍数、去耦等等都没有问题。这是一个显得没有任何错误的原理图，但是实际上，它会在高输入电压值时发生错误。
看下仪放的内部原理，就明白了（这里选一个手上有的资料，非ad620的内部原理，其实仪放原理都差不多）
正相输入电压和反相输入电压体现在仪放内部的r2处，而真正进行输出的电压，是由v1out和v2out体现的，换一句话说，最终增加的电压值平分为两份，一份由v1out提供，它会比v1高，另外一份由v2out提供，它会比v2低。
再看原理图，在20ma的时候，vin+达到了10v，vin-是5v，放大2倍，在仪放内部需要将vin+放大到12.5v。这已经超过了仪放供电电压，因此，是绝对不可能正常工作的。
9.运放十坑之adc的采样时间被运放拖累
adc采集信号，信号稳定的时候，很准确；信号变化的时候，数据不稳定。当然了，adc有采样时间，软件工程师也知道，他采了10次，只取后5次，但是数据还是有不稳定的状态。让硬件来看电路，硬件工程师说，电路当然没有问题了，全是从别人那里扣来的，怎么在我这就有问题了？
先看adc的指标tcycmin=500ns和tacqmin=80ns，这是颗sar型adc，速度能上mbps，还算挺快的。所以，它连续采样10次，所用时间也才10μs左右。
而运放从信号输入到输出，并不是一个无延时的过程，而是一个有延时还带震荡的过程，同时，这个过程的时间还会因为后级线路的pcb设计而增大。如下图：
看一下运放的指标，当4v时，达到0.01%，时间为5.1μs，此时带来的波动误差是0.4mv，而在4v范围内，一个16位adc的1lsb为0.06mv。误差可以吃掉6,7个码字，如果再加上分布电容和走线电阻，这个时间会进一步增加，使得后级稳定时间增长，从而导致误差变得更加的大。
后来，软件工程师调低了采样率，增加了采集时间，问题得以解决。
10.运放十坑之被遗忘的功耗
做过一款板卡，功耗要求很严格，因此，设计完成后，就画了电源树，计算了每个器件的功耗，没有超，然后投版，调试，一上电，功耗超标。
后面一检查，发现是运放功耗计算的时候出现了问题，下图这样的运放电路用了5个。
由于是直流驱动，在计算的时候，只考虑了运放本身的静态功耗，pd=15v x 4.2ma =63mw，按照最大静态功耗来考虑，功耗余量还绰绰有余。
实际上，忽略了一个重要的功率消耗点：运放供电电压15v到输出电压（1v-4.5v）之间的电压差，全部在运放里面消耗了，按照最大压差计算，一个电路就消耗140mw。这种耗散功率，以前从来没有考虑过，所以，全部都选择性的忽略了，当遇到功耗要求紧张的需求时，问题就暴露出来了。
后面改版的时候，选择了低电压给运放供电，减少了耗散功耗，满足了指标要求。
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所以说，轨到轨运放不是完全的可以使输出到达电源值，要使用的时候，还需要看负载和温度（影响导通电阻阻值）的关系来决定输出能达到多大电压。
2. 运放十坑之不可忽略的输入偏置电流
设计了一个分压电路，理论上输入1v，输出2v，可是一测，总是多了近6,7百个mv。这要是进12位3v量程adc，可是要吃掉600多个码。点解？
原来运放正向输入端和反向输入端由于tvs漏电流和管子输入偏置电流，导致了两个输入端存在输入偏置电流（而且由于没有任何一个器件和另外一个器件一模一样，这两者输入偏置电流还不尽相同）；这两个偏置电流会与外部电阻一起形成偏置电压后，输出到后端，形成误差。如果你不巧选择了一个基于bjt设计的运放，它具有较大的输入偏置电流，就会造成很大的后级误差。如下图这种运放，真是“岂止于大，简直是莽”。
下面假设，两个输入端的输入偏置电流相同。
对于，正向输入端来说，ib+带来偏置电压几乎等于0，而对于反向输入端来说，ib-带来的偏置电压等于350mv（计算时，假设vout接地，相当于r1//r2）。因此，需要的是在正向输入端增加一个电阻，来补偿反向输入端带来的误差。
即使电源电压在4.5v-5.5v区间内发生变化，电源对运放输出的影响只有10nv。
很可惜，这个指标是指电源电压的直流变化，而不包括电源电压交流的变化（如纹波），在交流情况下，这个指标会发生非常大的恶化。spec.里面提到的只是直流变化，交流变化在后面图示里面，一般情况下，非资深工程师对待图示都是滑滑地翻过去。
如果运放电路使用了开关电源，又没有把去耦、滤波做得很好的话，后级输入精度会受到极大的影响。来看，同一款运放的交流psrr。
对于500khz开关频率的纹波，psrr+恶化到只有50db，假设纹波大小为100mv，那么对于后级的影响恶化会达到0.3mv。对于很多小信号采集的应用来说，这个误差是不可接受的。因此，有些应用场景甚至会在运放电源入口做一个低通滤波（请注意电阻功耗和电阻热噪声）。
4.运放十坑之乱加的补偿电容
以前有个“老工程师”对我说，反馈电路加个电容，电路就不会震荡。一看到“震荡”这么高大上的词语，我当场就懵逼了，以后所有的电路都并一个小电容，这样才professional。
直到一天，我要放大一个100khz（运气很好，频率还没有太高，不然电压反馈运放都没法玩）的信号，也是按照经验并上一个电容，然后。。。信号再也没有正常。。。因为，并上了这个电容反馈阻抗对于100khz的信号变成了只有不到200ω，导致放大系数变化。
然，这还不是关键，问题在于：真的需要一个补偿电容吗？
首先，运放内部存在一个极点（把它想成就是rc低通造成的），它会造成相位的改变，最大到-90°：
如果再增加一个极点呢，它又会再次对相位进行改变，最大还可以增加到90°：
这样相位就到了-180°，这有什么问题呢？那就是“震荡”。看一下电压负反馈运放的增益：
当某些频率点上的环路增益aβ等于1，而相位为-180°的时候，这时，vout/vin会变成无穷大，电路就不稳定了。因此，当外部增加一个零点时，运放就会在某些频率点进入震荡，比如引脚上的分布电容，如下图：
这时，我们并上一个电容，相当于人为引入一个零点，把拉下去的相位，拉上来，但是，这个分布电容一般很小，使得它环路增益aβ等于1的位置非常远，在这么远的频点上，运放早就不能正常工作了。而看手册这个运放自身在100k的时候，相位余量相当的高，超过了90°，完全不需要增加额外的补偿电容。
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6.运放十坑之不可忽略的压摆率
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看一下这个运放的压摆率：
根本达不到要求啊，5ns只能爬升20mv，所以，上升沿根本达不到设计需求。怎么办呢？后期飞线增加了一个脉冲增强电路。
脉冲增强电路c4和r4，相当于一个微分电路c4和rl（当c x rl远小于压摆率时间）加一个直流电阻r4，使得负载rl上的信号边沿变得更加陡峭。分析一下：
a.电容c4与rl形成分压电路，根据下图的计算公式，c4上电压的变化率等于rl上的电压值。
b.那么假设电容电压变化率在0-τ范围内是几乎不变化的，那么负载rl上面的电压也是几乎不变的，一旦电容开始充电（电压发生变化），负载rl的电压就上升到顶点。记为波形1，如下图。
c.然后在电容充电结束后开始下落，为了解决没有变化率就没有电压的问题，增加一个直流电阻r4维持波形，它是一个直通波形，也就是原始波形，记为波形2。
d.两个波形合在一起后，由于波形1，波形2的上升沿得到极大增强，从而使得合成波形上升沿得以改善。
7.运放十坑之被遗忘的反馈电阻
为了扩大外部驱动能力，一般会在最后一级增加一个跟随电路，选择电流反馈运放-cfa增加运放的输出带宽。好简单哦，可惜你就是调不出来。还是先看图吧。好简单哦，可惜你就是调不出来。还是先看图吧。
什么电源轨、共模输入范围、增益积带宽、带载能力、压摆率。。。我全都考虑了啊，还是不对呢？
因为，cfa和vfa（电压反馈运放）不一样，读书时学的运放，基本上老师都是拿vfa进行举例和讲解。下图是cfa运放的模型：
它与vfa区别是，输入端不再是两个都虚断，反相输入电阻zb是个非常小的值，但又绝对不能认为是零；它的开环增益gout不再是非常大，而是约等于1；它的跨阻z可以认为是无穷大。
因此，cfa的跟随电路的电路模型如下：
解出aβ等于：
它的闭环增益是：
当没有反馈电阻zf的时候，a约等于1，zf趋近于0，aβ趋近于无穷，增益趋近于0，和想要的跟随电路完全不一样，也就是网上常说的“cfa不加反馈电阻就没信号”。（没找到这句话，忘记是在哪里看到的了，只能看下cfa手册上对反馈电阻的介绍）
因此，要增加一个反馈电阻，电路就会正常工作了。
ps：上面推导计算有技巧，只能从aβ进行计算推导，因为cfa的计算前提是反相输入电阻zb是个非常小的值；它的跨阻z可以认为是无穷大，所以，要在求极限是找到一个单一变量，如果按照最终表达进行求极限，一个函数，三个变量（zf趋近于0，zb趋近于0，z趋近于无穷），没法玩，如下图。
分析一下，正相输入端2v-10v，符合器件输入范围（vcc-1.4v），反相输入端1v-5v，我加了负电，那更是符合了；然后看放大倍数2倍，vmax=10v，也符合器件输出范围（vcc-1.4v）；电源、放大倍数、去耦等等都没有问题。这是一个显得没有任何错误的原理图，但是实际上，它会在高输入电压值时发生错误。
看下仪放的内部原理，就明白了（这里选一个手上有的资料，非ad620的内部原理，其实仪放原理都差不多）
正相输入电压和反相输入电压体现在仪放内部的r2处，而真正进行输出的电压，是由v1out和v2out体现的，换一句话说，最终增加的电压值平分为两份，一份由v1out提供，它会比v1高，另外一份由v2out提供，它会比v2低。
再看原理图，在20ma的时候，vin+达到了10v，vin-是5v，放大2倍，在仪放内部需要将vin+放大到12.5v。这已经超过了仪放供电电压，因此，是绝对不可能正常工作的。
9.运放十坑之adc的采样时间被运放拖累
adc采集信号，信号稳定的时候，很准确；信号变化的时候，数据不稳定。当然了，adc有采样时间，软件工程师也知道，他采了10次，只取后5次，但是数据还是有不稳定的状态。让硬件来看电路，硬件工程师说，电路当然没有问题了，全是从别人那里扣来的，怎么在我这就有问题了？
先看adc的指标tcycmin=500ns和tacqmin=80ns，这是颗sar型adc，速度能上mbps，还算挺快的。所以，它连续采样10次，所用时间也才10μs左右。
而运放从信号输入到输出，并不是一个无延时的过程，而是一个有延时还带震荡的过程，同时，这个过程的时间还会因为后级线路的pcb设计而增大。如下图：
看一下运放的指标，当4v时，达到0.01%，时间为5.1μs，此时带来的波动误差是0.4mv，而在4v范围内，一个16位adc的1lsb为0.06mv。误差可以吃掉6,7个码字，如果再加上分布电容和走线电阻，这个时间会进一步增加，使得后级稳定时间增长，从而导致误差变得更加的大。
后来，软件工程师调低了采样率，增加了采集时间，问题得以解决。
10.运放十坑之被遗忘的功耗
做过一款板卡，功耗要求很严格，因此，设计完成后，就画了电源树，计算了每个器件的功耗，没有超，然后投版，调试，一上电，功耗超标。
后面一检查，发现是运放功耗计算的时候出现了问题，下图这样的运放电路用了5个。
由于是直流驱动，在计算的时候，只考虑了运放本身的静态功耗，pd=15v x 4.2ma =63mw，按照最大静态功耗来考虑，功耗余量还绰绰有余。
实际上，忽略了一个重要的功率消耗点：运放供电电压15v到输出电压（1v-4.5v）之间的电压差，全部在运放里面消耗了，按照最大压差计算，一个电路就消耗140mw。这种耗散功率，以前从来没有考虑过，所以，全部都选择性的忽略了，当遇到功耗要求紧张的需求时，问题就暴露出来了。
后面改版的时候，选择了低电压给运放供电，减少了耗散功耗，满足了指标要求。
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