计数器74LS161的Multisim仿真
74ls161是具有异步置零、计数、预置数和保持功能的可编程集成中规模同步4位二进制加法计数器。
用muhisim仿真软件虚拟仪器中的字组产生器做信号源产生所需的时钟脉冲、控制信号，用逻辑分析仪显示时钟脉冲、控制信号及状态输出信号的波形，通过仿真实验可直观描述计数器的工作过程。
1、multisim仿真实验方法 muhisim仿真实验方法如下：
（1）创建电路 确定字组产生器产生74ls161计数器所需的时钟脉冲、控制信号，逻辑分析仪所显示的时钟脉冲、控制信号及状态输出信号。
74ls161计数器可从muhisim的ttl数字ic库中找出，字组产生器、逻辑分析仪分别从虚拟仪器库中找出。
（2）设置字组产生器 确定字组产生器产生的74ls161计数器所需的时钟脉冲、控制信号等各个字的内容，在字组产生器中依次输入各字组数据，进行所有字组信号的设置。
（3）仿真运行分析 进行实验仿真，分析仿真实验结果。
2、multisim仿真实验举例 74ls161计数器的功能表如表1所示，其中clk为时钟脉冲输入信号、enp及ent为计数控制信号、l0ad为预置数控制信号、clr为异步置零控制信号、abcd为预置数输入信号、qaqbqcqd为状态输出信号、rco为进位输出信号。
2．1、仿真实验电路创建 实验时附加与非门将计数器74ls161用同步置零法构成计数范围为0000～1001的十进制计数器，并用cir异步置零信号将计数器置于0000初始状态，计数器工作时所用到的工作方式有异步清零、二进制计数和预置数，全面反映了计数器的工作过程。
表174ls161的功能表
构建仿真实验电路如图1所示。其中，字组产生器输出时钟脉冲clk、异步置0信号clr，逻辑分析仪显示时钟脉冲/clk、异步置0信号/clr、预置数控制信号/load及状态输出信号qa～qd的波形。
图1 集成计数器74ls161的仿真实验电路
注意，multisim10版本中，74ls161的时钟脉冲clk为下降沿触发，附加反相器74ls04修正为与实际器件一致的上升沿触发方式。
2．2、字组产生器输出字组的设计 所设计的各字数据为0，2，3，2，3，2，3，2，3，2，3，2，3，2，3，2，3，2，3，2，3，2，如图2所示。
在字组产生器的数据栏内以十六进制（hex）依次输入各字组数据，并对最后一个字数据进行末地址设置（setfinalposition），完成所有字组信号的设置，如图3所示。
图3 集成计数器74ls161仿真实验字组信号的设置
2．3、仿真运行分析 逻辑仪分析显示波形如图4所示。
图4 集成计数器74ls161仿真实验波形
图4中，“1”为时钟脉冲/clk的波形；“2”为异步置0信号/clr的波形；“3”为预置数控制信号/load的波形；“4”～“7”为状态输出信号qa～qd的波形。
由图4可知，/clr一0时将计数器置于0000初始状态；/clr=1时，从0000～1001状态，预置数控制信号/load=1，计数器在时钟脉冲/clk作用下按计数方式工作；在1001状态预置数控制信号/load一0，计数器在时钟脉冲/clk作用下按预置数方式工作，使qaqbqcqd—abcd一0000。
3、结语 由于受实验仪器的限制无法对计数器工作波形进行硬件实验验证，主要是，现有的信号发生器不能产生多路同步信号，现有的示波器多为双踪示波器无法同时观测多路波形，用multisim软件仿真解决了这一问题，所述方法具有实际应用意义。
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1、multisim仿真实验方法 muhisim仿真实验方法如下：
（1）创建电路 确定字组产生器产生74ls161计数器所需的时钟脉冲、控制信号，逻辑分析仪所显示的时钟脉冲、控制信号及状态输出信号。
74ls161计数器可从muhisim的ttl数字ic库中找出，字组产生器、逻辑分析仪分别从虚拟仪器库中找出。
（2）设置字组产生器 确定字组产生器产生的74ls161计数器所需的时钟脉冲、控制信号等各个字的内容，在字组产生器中依次输入各字组数据，进行所有字组信号的设置。
（3）仿真运行分析 进行实验仿真，分析仿真实验结果。
2、multisim仿真实验举例 74ls161计数器的功能表如表1所示，其中clk为时钟脉冲输入信号、enp及ent为计数控制信号、l0ad为预置数控制信号、clr为异步置零控制信号、abcd为预置数输入信号、qaqbqcqd为状态输出信号、rco为进位输出信号。
2．1、仿真实验电路创建 实验时附加与非门将计数器74ls161用同步置零法构成计数范围为0000～1001的十进制计数器，并用cir异步置零信号将计数器置于0000初始状态，计数器工作时所用到的工作方式有异步清零、二进制计数和预置数，全面反映了计数器的工作过程。
表174ls161的功能表
构建仿真实验电路如图1所示。其中，字组产生器输出时钟脉冲clk、异步置0信号clr，逻辑分析仪显示时钟脉冲/clk、异步置0信号/clr、预置数控制信号/load及状态输出信号qa～qd的波形。
图1 集成计数器74ls161的仿真实验电路
注意，multisim10版本中，74ls161的时钟脉冲clk为下降沿触发，附加反相器74ls04修正为与实际器件一致的上升沿触发方式。
2．2、字组产生器输出字组的设计 所设计的各字数据为0，2，3，2，3，2，3，2，3，2，3，2，3，2，3，2，3，2，3，2，3，2，如图2所示。
在字组产生器的数据栏内以十六进制（hex）依次输入各字组数据，并对最后一个字数据进行末地址设置（setfinalposition），完成所有字组信号的设置，如图3所示。
图3 集成计数器74ls161仿真实验字组信号的设置
2．3、仿真运行分析 逻辑仪分析显示波形如图4所示。
图4 集成计数器74ls161仿真实验波形
图4中，“1”为时钟脉冲/clk的波形；“2”为异步置0信号/clr的波形；“3”为预置数控制信号/load的波形；“4”～“7”为状态输出信号qa～qd的波形。
由图4可知，/clr一0时将计数器置于0000初始状态；/clr=1时，从0000～1001状态，预置数控制信号/load=1，计数器在时钟脉冲/clk作用下按计数方式工作；在1001状态预置数控制信号/load一0，计数器在时钟脉冲/clk作用下按预置数方式工作，使qaqbqcqd—abcd一0000。
3、结语 由于受实验仪器的限制无法对计数器工作波形进行硬件实验验证，主要是，现有的信号发生器不能产生多路同步信号，现有的示波器多为双踪示波器无法同时观测多路波形，用multisim软件仿真解决了这一问题，所述方法具有实际应用意义。
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