Basys3开发板实现示波器设计
一、目的
1）掌握基于v文件的vivado工程设计流程
2）学习示波器的基本组成结构
二、原理介绍
数字存储示波器能够将模拟信号进行采样、存储以及显示。本系统在basys3上构建了一个简易数字存储示波器，简化框图如下：
原理：首先，ad模块对模拟信号进行采样，触发电路根据采样信号判断触发条件（例如：上升沿触发）。满足触发条件后，连续采样一定数量的点（本系统中为640个点），存储到ram中。峰峰值、频率计算模块对ram中储存的波形数据进行计算，得到波形的频率以及峰峰值；vga模块将波形显示出来，并显示计算得到的峰峰值和频率数值。
本实验通过调用basys3板上芯片中的adc模块，对外部电压信号进行采样、存储，并通过vga显示器将波形显示出来。
在basys3上电之前，需要提前将basys3与vga连接好，并准备好一台信号发生器。
三、步骤：
1、创建新工程
1） 打开vivado2014.4设计开发软件，选择createnew project.
2）在弹出的创建新工程的界面中，点击next，开始创建新工程。
3）在project name界面中，将工程名称修改为oscilloscope，并设置好工程存放路径。同时勾选上创建工程子目录的选项。这样，整个工程文件都将存放在创建的oscilloscope子目录中。点击next。
4）在选择工程类型的界面中，选择rtl工程。由于本工程无需创建源文件，故将do notspecify sources at this time(不指定添加源文件)勾选上。点击next。
5）在器件板卡选型界面中，在search栏中输入xc7a35tcpg236搜索本次实验所使用的basys3板卡上的fpga芯片。并选择xc7a35tcpg236-1器件。（器件命名规则详见xilinx官方文档）点击next。
6）最后在新工程总结中，检查工程创建是否有误。没有问题，则点击finish，完成新工程的创建。
2、添加已设计好的ipcore以及verilog文件。
工程建立完毕，我们需要将oscilloscope这个工程所需的ip_catalog文件夹复制到本工程文件夹下(ip_catalog位于b3_lablab3oscilloscope下)，并将所需的verilog文件也复制到本工程文件夹下（verilog文件位于b3_lablab3oscilloscopehdl_files下）。
添加完后的本工程文件夹如下图：
1）在vivado设计界面的左侧设计向导栏中，点击projectmanager目录下的project setting。
2）在project setting界面中，选择ip选项，进入ip设置界面。点击add respository...添加本工程文件夹下的ip_catalog目录：
3）完成目录添加后，可以看到所需ip已经自动添加。点击ok完成ip添加。
4）上述步骤的目的是完成目录添加，接下来需要在本工程中添加ip核。在project navigator下的project manager目录下，点击ip catalog选项：
在ip catalog界面的搜索栏，输入xadc，会出现xadc_v1_0的ip。双击会打开ip配置界面，保持默认，点击ok，会弹出如下窗口。点击generate添加：
同样的方式，添加vga ip以及debounce ip。另外，还需要一个clock ip。在ip catalog界面的搜索栏中，输入clock，点击clocking wizard，打开clock ip的配置界面：
将ip的名字由clk_wiz_0修改为clock，然后增加几路clock的输出。这些不同频率的clock能提供不同的采样时钟。如下图红色框内所示：
将output clocks界面下方的reset以及locked勾掉，点击ok完成配置；
5）添加所需的verilog文件。在projectnavigator下的project manager目录下，点击add source选项：
在弹出的add sources界面中，勾选add orcreate design source选项，点击next：
点击add files，如下图：
选择所需的verilog文件，点击ok添加，如下图：
回到add source界面，勾选上copy sources into project选项，点击finish：
6）此时verilog文件添加完毕。点击工具栏window->source，打开source窗口：
source窗口显示如下：
3、对工程添加引脚约束文件。
1）点击project manager目录下的add source。选择添加约束文件。点击next。
2）点击add files，进行文件添加。找到本工程所需约束文件的所在路径(约束文件位于b3_lablab3oscilloscopeconstraints下)，点击ok进行添加。注意，要勾选copy constraints files into project。
3）点击finish，完成约束文件添加。
4、综合、实现、生成bitstream
1）进行综合验证，如下图：
2）完成综合验证后选择，run implementation。进行工程实现。
3）工程实现完成后，选择generate bitstream，生成编译文件。
4）生成编译文件后，选择open hardware manager，打开硬件管理器。进行板级验证。
5）打开目标器件，点击open target。如果初次连接板卡，选择opennew target。如果之前连接过板卡，可以选择recenttargets，在其列表中选择相应板卡。
在打开新硬件目标界面中，点击next进行创建。选择local server，点击next。
点击next，再点击finish，完成创建。
6）下载bit文件。
点击hardware manager上方提示语句中的program device。选择目标器件。
检查弹出框中所选中的bit文件，然后点击program进行下载。进行板级验证。
待下载bit成功后，可以将信号发生器的探头连接至basys3的jxadc1的p极，并将jxadc1的n极连接信号发生器的地。本实验，简易示波器的可测电压范围为0-1v，频率为4khz以下。可以在vga上观测波形。如果波形显示比较密集，那就需要更改采样时钟——可以通过按basys3板上的btnc按键来改变采样时钟，以此来改变波形显示密集程度。
注：本博文所需工程文件下载链接：
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原理：首先，ad模块对模拟信号进行采样，触发电路根据采样信号判断触发条件（例如：上升沿触发）。满足触发条件后，连续采样一定数量的点（本系统中为640个点），存储到ram中。峰峰值、频率计算模块对ram中储存的波形数据进行计算，得到波形的频率以及峰峰值；vga模块将波形显示出来，并显示计算得到的峰峰值和频率数值。
本实验通过调用basys3板上芯片中的adc模块，对外部电压信号进行采样、存储，并通过vga显示器将波形显示出来。
在basys3上电之前，需要提前将basys3与vga连接好，并准备好一台信号发生器。
三、步骤：
1、创建新工程
1） 打开vivado2014.4设计开发软件，选择createnew project.
2）在弹出的创建新工程的界面中，点击next，开始创建新工程。
3）在project name界面中，将工程名称修改为oscilloscope，并设置好工程存放路径。同时勾选上创建工程子目录的选项。这样，整个工程文件都将存放在创建的oscilloscope子目录中。点击next。
4）在选择工程类型的界面中，选择rtl工程。由于本工程无需创建源文件，故将do notspecify sources at this time(不指定添加源文件)勾选上。点击next。
5）在器件板卡选型界面中，在search栏中输入xc7a35tcpg236搜索本次实验所使用的basys3板卡上的fpga芯片。并选择xc7a35tcpg236-1器件。（器件命名规则详见xilinx官方文档）点击next。
6）最后在新工程总结中，检查工程创建是否有误。没有问题，则点击finish，完成新工程的创建。
2、添加已设计好的ipcore以及verilog文件。
工程建立完毕，我们需要将oscilloscope这个工程所需的ip_catalog文件夹复制到本工程文件夹下(ip_catalog位于b3_lablab3oscilloscope下)，并将所需的verilog文件也复制到本工程文件夹下（verilog文件位于b3_lablab3oscilloscopehdl_files下）。
添加完后的本工程文件夹如下图：
1）在vivado设计界面的左侧设计向导栏中，点击projectmanager目录下的project setting。
2）在project setting界面中，选择ip选项，进入ip设置界面。点击add respository...添加本工程文件夹下的ip_catalog目录：
3）完成目录添加后，可以看到所需ip已经自动添加。点击ok完成ip添加。
4）上述步骤的目的是完成目录添加，接下来需要在本工程中添加ip核。在project navigator下的project manager目录下，点击ip catalog选项：
在ip catalog界面的搜索栏，输入xadc，会出现xadc_v1_0的ip。双击会打开ip配置界面，保持默认，点击ok，会弹出如下窗口。点击generate添加：
同样的方式，添加vga ip以及debounce ip。另外，还需要一个clock ip。在ip catalog界面的搜索栏中，输入clock，点击clocking wizard，打开clock ip的配置界面：
将ip的名字由clk_wiz_0修改为clock，然后增加几路clock的输出。这些不同频率的clock能提供不同的采样时钟。如下图红色框内所示：
将output clocks界面下方的reset以及locked勾掉，点击ok完成配置；
5）添加所需的verilog文件。在projectnavigator下的project manager目录下，点击add source选项：
在弹出的add sources界面中，勾选add orcreate design source选项，点击next：
点击add files，如下图：
选择所需的verilog文件，点击ok添加，如下图：
回到add source界面，勾选上copy sources into project选项，点击finish：
6）此时verilog文件添加完毕。点击工具栏window->source，打开source窗口：
source窗口显示如下：
3、对工程添加引脚约束文件。
1）点击project manager目录下的add source。选择添加约束文件。点击next。
2）点击add files，进行文件添加。找到本工程所需约束文件的所在路径(约束文件位于b3_lablab3oscilloscopeconstraints下)，点击ok进行添加。注意，要勾选copy constraints files into project。
3）点击finish，完成约束文件添加。
4、综合、实现、生成bitstream
1）进行综合验证，如下图：
2）完成综合验证后选择，run implementation。进行工程实现。
3）工程实现完成后，选择generate bitstream，生成编译文件。
4）生成编译文件后，选择open hardware manager，打开硬件管理器。进行板级验证。
5）打开目标器件，点击open target。如果初次连接板卡，选择opennew target。如果之前连接过板卡，可以选择recenttargets，在其列表中选择相应板卡。
在打开新硬件目标界面中，点击next进行创建。选择local server，点击next。
点击next，再点击finish，完成创建。
6）下载bit文件。
点击hardware manager上方提示语句中的program device。选择目标器件。
检查弹出框中所选中的bit文件，然后点击program进行下载。进行板级验证。
待下载bit成功后，可以将信号发生器的探头连接至basys3的jxadc1的p极，并将jxadc1的n极连接信号发生器的地。本实验，简易示波器的可测电压范围为0-1v，频率为4khz以下。可以在vga上观测波形。如果波形显示比较密集，那就需要更改采样时钟——可以通过按basys3板上的btnc按键来改变采样时钟，以此来改变波形显示密集程度。
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