cpol和相位coha电路图全解析
spi由于接口相对简单（只需要4根线），用途算是比较广泛，主要应用在 eeprom，flash，实时时钟，ad转换器，还有数字信号处理器和数字信号解码器之间。即一个spi的master通过spi与一个从设备，即上述的那些flash，adc等，进行通讯。而主从设备之间通过spi进行通讯，首先要保证两者之间时钟sclk要一致，互相要商量好了，要匹配，否则，就没法正常通讯了，即保证时序上的一致才可正常讯。而这里的spi中的时钟和相位，指的就是sclk时钟的特性，即保证主从设备两者的时钟的特性一致了，以保证两者可以正常实现spi通讯。spi的极性polarity和相位phase，最常见的写法是cpol和cpha，不过也有一些其他写法，简单总结如下：(1) ckpol (clock polarity) = cpol = pol = polarity = （时钟）极性(2) ckpha (clock phase) = cpha = pha = phase = （时钟）相位(3) sck=sclk=spi的时钟(4) edge=边沿，即时钟电平变化的时刻，即上升沿(rising edge)或者下降沿(falling edge)对于一个时钟周期内，有两个edge，分别称为：(1)leading edge=前一个边沿=第一个边沿，对于开始电压是1，那么就是1变成0的时候，对于开始电压是0，那么就是0变成1的时候；(2)trailing edge=后一个边沿=第二个边沿，对于开始电压是1，那么就是0变成1的时候（即在第一次1变成0之后，才可能有后面的0变成1），对于开始电压是0，那么就是1变成0的时候；
本文采用如下用法：极性=cpol相位=cphasclk=时钟第一个边沿和第二个边沿cpol和cpha，分别都可以是0或时1，对应的四种组合就是：
下面详细介绍。cpol极性先说什么是sclk时钟的空闲时刻，其就是当sclk在发送8个bit比特数据之前和之后的状态，于此对应的，sclk在发送数据的时候，就是正常的工作的时候，有效active的时刻了。其英文精简解释为：clock polarity = idle state of sck。spi的cpol，表示当sclk空闲idle的时候，其电平的值是低电平0还是高电平1：cpol=0，时钟空闲idle时候的电平是低电平，所以当sclk有效的时候，就是高电平，就是所谓的active-high；cpol=1，时钟空闲idle时候的电平是高电平，所以当sclk有效的时候，就是低电平，就是所谓的active-low；
从上图中可以看出，(cpol=0)的sck 波形，它有（传输）8 个脉冲，而在脉冲传输前和完成后都保持在【低电平状态】。此时的状态就是时钟的空闲状态或无效状态，因为此时没有脉冲，也就不会有数据传输。同理得出，（cpol=）1 的图，时钟的空闲状态或无效状态时sck 是保持【高电平的】。cpha相位首先说明一点，capture strobe = latch = read = sample，都是表示数据采样，数据有效的时刻。相位，对应着数据采样是在第几个边沿（edge），是第一个边沿还是第二个边沿，0对应着第一个边沿，1对应着第二个边沿。
对于：cpha=0，表示第一个边沿：对于cpol=0，idle时候的是低电平，第一个边沿就是从低变到高，所以是上升沿；对于cpol=1，idle时候的是高电平，第一个边沿就是从高变到低，所以是下降沿；cpha=1，表示第二个边沿：对于cpol=0，idle时候的是低电平，第二个边沿就是从高变到低，所以是下降沿；对于cpol=1，idle时候的是高电平，第一个边沿就是从低变到高，所以是上升沿；
我们看上面的图，发现数据 si 是对应 sck 的第一个时钟沿，再仔细看，数据是在sck的第一个时钟边沿保持稳定【数据被采样捕获】，在下一个边沿改变【sck 的下降沿数据改变】因此我们得出结论：该系列flash 是【数据在第一个时钟沿被采样捕获】或【数据在spck 起始边沿捕获，在spck 下一个边沿改变】如何判断cpol和cpha如果起始的sclk的电平是0，那么cpol=0，如果是1，那么cpol=1，然后看数据采样时刻，即时序图数据线上的数据那个矩形区域的中间所对应的位置，对应到上面sclk时钟的位置，对应着是第一个边沿或是第二个边沿，即cpha是0或1。（对应的是上升沿还是还是下降沿，要根据对应的cpol的值，才能确定）。（1）如何判断cpol：sclk的空闲时候的电压，是0还是1，决定了cpol是0还是1；（2）如何判断cpha：而数据采样时刻对应着的sclk的电平，是第一个边沿还是第二个边沿，对应着cpha为0还是1。
sclk的极性，相位，边沿之间的内在逻辑
最后来看一下s3c2440的spi的cpol和cpha，结合前面讲的理论知识，下面的图就很好理解啦！
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从上图中可以看出，(cpol=0)的sck 波形，它有（传输）8 个脉冲，而在脉冲传输前和完成后都保持在【低电平状态】。此时的状态就是时钟的空闲状态或无效状态，因为此时没有脉冲，也就不会有数据传输。同理得出，（cpol=）1 的图，时钟的空闲状态或无效状态时sck 是保持【高电平的】。cpha相位首先说明一点，capture strobe = latch = read = sample，都是表示数据采样，数据有效的时刻。相位，对应着数据采样是在第几个边沿（edge），是第一个边沿还是第二个边沿，0对应着第一个边沿，1对应着第二个边沿。
对于：cpha=0，表示第一个边沿：对于cpol=0，idle时候的是低电平，第一个边沿就是从低变到高，所以是上升沿；对于cpol=1，idle时候的是高电平，第一个边沿就是从高变到低，所以是下降沿；cpha=1，表示第二个边沿：对于cpol=0，idle时候的是低电平，第二个边沿就是从高变到低，所以是下降沿；对于cpol=1，idle时候的是高电平，第一个边沿就是从低变到高，所以是上升沿；
我们看上面的图，发现数据 si 是对应 sck 的第一个时钟沿，再仔细看，数据是在sck的第一个时钟边沿保持稳定【数据被采样捕获】，在下一个边沿改变【sck 的下降沿数据改变】因此我们得出结论：该系列flash 是【数据在第一个时钟沿被采样捕获】或【数据在spck 起始边沿捕获，在spck 下一个边沿改变】如何判断cpol和cpha如果起始的sclk的电平是0，那么cpol=0，如果是1，那么cpol=1，然后看数据采样时刻，即时序图数据线上的数据那个矩形区域的中间所对应的位置，对应到上面sclk时钟的位置，对应着是第一个边沿或是第二个边沿，即cpha是0或1。（对应的是上升沿还是还是下降沿，要根据对应的cpol的值，才能确定）。（1）如何判断cpol：sclk的空闲时候的电压，是0还是1，决定了cpol是0还是1；（2）如何判断cpha：而数据采样时刻对应着的sclk的电平，是第一个边沿还是第二个边沿，对应着cpha为0还是1。
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