Spartan6的时钟资源使用总结
使用xilinx公司的spartan6芯片，也是最近半年的事情。该芯片由于上市时间不长，在使用该芯片的时候各位网友分享的心得也比较少；再加上第一次开发使用它，开发过程肯定会遇到很多很多棘手头疼的问题。可以说spartan6芯片的使用者对它是又爱又恨呐！
1.spartan6芯片的时钟资源，种类比较多，而且使用它的游戏规则也有不少变化。xilinx公司关于spartan6芯片提供了一篇文档xilinx ug382 spartan-6 fpga clocking resources user guide ，里面有详细的说明和解析。
本文就是对该文进行浓缩，将几个关键问题用图表的方式重新解释一番。
1.弄清楚目前spartan6提供哪些时钟资源和时钟buffer资源。
2.弄清楚各种时钟buffer的输入输出情况。这是最重要的，因为这些资源对信号从哪里来，到哪里去，给哪些对象使用是有硬性要求的。
下面一段是xilinx提供的关于各种时钟buffer使用规则。一定要把这几句话弄懂。原因首先是，它提供了时钟buffer的类型；其次，它定义各种时钟buffer的输入输出。
understand the use of each clock buffer type and how they can work best for your design
1. bufg/bufgmux – global clock; clock of fabric; legal support for iddr2、oddr2 clocking。
2. bufh – increases number or global clock routing resources; cmt outputs if bufg’s not used。
3. bufio2 – high speed clocking of ioserdes/iologic (without dcm/pll); dedicated routing to dcm/pll/bufg。
4. bufpll – sdr clocking of iserdes2/oserdes2。
5. bufio2fb – dedicated routing for feedback for dcm/pll; gtp and pll are
also used to route through the bufio2fb。
说实话，我第一次阅读这段文字，还是摸不着门路，没有完全搞清楚。读完以后对芯片内的时钟资源布局无法建立一个清晰的图景。没关系，配合下面几个图，就会容易理解一些。
下面的图，如果对spartan6相关的资料阅读广泛的话，下面的几幅图应是比较熟悉的啦。但这些图包含的信息量很大，值得拿出来给大家解惑。这些图可以很好的告诉使用者，时钟buffer的输入从哪里来，输出到哪里去！！！！
图1 bufpll和bufio2的图示
图2 bufio2的详细图示
图2 cmt的输入输出详细图示
图3 一个cmt的使用案例举例
如果将上面的内容阅读完了后，看一下图4，如果你能彻底搞清楚他们的关系，那就说明对时钟资源已经建立清晰的图景了。
图4 spartan6内部时钟资源关联图。
举个我开发过程中遇到的一个问题：
我的设计中，其中的某一个bank，有系统的全局时钟输入信号，同时也有高速ddr输入信号。由于该ddr输入信号同时还需要一个随路时钟输入，它与全局时钟输入信号处于同一个bank中。我的设计将该随路时钟信号通过一个例化的bufio2进行端接后，供设计代码使用作为ddr模块的时钟信号。
map阶段出现了问题，出现了error报告，报告称我例化的bufio2不能place!!!!
不知道原因啊一开始，接下来就是痛苦的调试中。。。（几个通宵）
后来看了xilinx ug382中下面一段话，才知道怎么解决。
the bufio2fb buffer matches the clock routing delay between a cmt (pll or dcm) reference input clkin and feedback clkfb when used as shown in figure 1-39. the ise design suite automatically inserts matching bufio2fb and bufio2 buffers when the cmt feedback path is used。
呵呵。。。知道了我写该博文的原因了吧，对spartan6的时钟资源一定要弄清楚！！！
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1.spartan6芯片的时钟资源，种类比较多，而且使用它的游戏规则也有不少变化。xilinx公司关于spartan6芯片提供了一篇文档xilinx ug382 spartan-6 fpga clocking resources user guide ，里面有详细的说明和解析。
本文就是对该文进行浓缩，将几个关键问题用图表的方式重新解释一番。
1.弄清楚目前spartan6提供哪些时钟资源和时钟buffer资源。
2.弄清楚各种时钟buffer的输入输出情况。这是最重要的，因为这些资源对信号从哪里来，到哪里去，给哪些对象使用是有硬性要求的。
下面一段是xilinx提供的关于各种时钟buffer使用规则。一定要把这几句话弄懂。原因首先是，它提供了时钟buffer的类型；其次，它定义各种时钟buffer的输入输出。
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1. bufg/bufgmux – global clock; clock of fabric; legal support for iddr2、oddr2 clocking。
2. bufh – increases number or global clock routing resources; cmt outputs if bufg’s not used。
3. bufio2 – high speed clocking of ioserdes/iologic (without dcm/pll); dedicated routing to dcm/pll/bufg。
4. bufpll – sdr clocking of iserdes2/oserdes2。
5. bufio2fb – dedicated routing for feedback for dcm/pll; gtp and pll are
also used to route through the bufio2fb。
说实话，我第一次阅读这段文字，还是摸不着门路，没有完全搞清楚。读完以后对芯片内的时钟资源布局无法建立一个清晰的图景。没关系，配合下面几个图，就会容易理解一些。
下面的图，如果对spartan6相关的资料阅读广泛的话，下面的几幅图应是比较熟悉的啦。但这些图包含的信息量很大，值得拿出来给大家解惑。这些图可以很好的告诉使用者，时钟buffer的输入从哪里来，输出到哪里去！！！！
图1 bufpll和bufio2的图示
图2 bufio2的详细图示
图2 cmt的输入输出详细图示
图3 一个cmt的使用案例举例
如果将上面的内容阅读完了后，看一下图4，如果你能彻底搞清楚他们的关系，那就说明对时钟资源已经建立清晰的图景了。
图4 spartan6内部时钟资源关联图。
举个我开发过程中遇到的一个问题：
我的设计中，其中的某一个bank，有系统的全局时钟输入信号，同时也有高速ddr输入信号。由于该ddr输入信号同时还需要一个随路时钟输入，它与全局时钟输入信号处于同一个bank中。我的设计将该随路时钟信号通过一个例化的bufio2进行端接后，供设计代码使用作为ddr模块的时钟信号。
map阶段出现了问题，出现了error报告，报告称我例化的bufio2不能place!!!!
不知道原因啊一开始，接下来就是痛苦的调试中。。。（几个通宵）
后来看了xilinx ug382中下面一段话，才知道怎么解决。
the bufio2fb buffer matches the clock routing delay between a cmt (pll or dcm) reference input clkin and feedback clkfb when used as shown in figure 1-39. the ise design suite automatically inserts matching bufio2fb and bufio2 buffers when the cmt feedback path is used。
呵呵。。。知道了我写该博文的原因了吧，对spartan6的时钟资源一定要弄清楚！！！
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