3D封装TSV技术仍面临三个难题
高通(qualcomm)先进工程部资深总监matt nowak日前指出，在使用高密度的硅穿孔(tsv)来实现芯片堆叠的量产以前，这项技术还必须再降低成本才能走入市场。他同时指出，业界对该技术价格和商业模式的争论，将成为这项技术未来发展的阻碍。
“如果我们无法解决价格问题，那么tsv的发展道路将更加漫长，”nowak说。他同时指出，在价格与成本之间仍然存在的极大障碍，加上新技术的不确定性所隐含的风险，以及实际的量产需求，形成了三个tsv技术所面临的难题。
部份业界人士认为，到2014年，智能手机用的移动应用处理器可能会采用tsv技术，成为率先应用tsv量产的产品。jedec正在拟订一个支持tsv的wide i/o存储器介面，其目标是成为下一代采用层叠封装(pop)的低功耗ddr3链接的继任技术。
“可提供12.8gb/s的lpddr3主要针对下一代层叠封装元件应用，但wide i/o也具有其市场潜力，”nowak说，他同时负责高通的tsv技术部份。“技术上来说，wide i/o可自2014年起进入应用，然而，价格和商业模式仍将是该技术发展的阻碍。”
tsv技术承诺将提升性能，同时也将降低功耗及缩小元件尺寸，以因应包括移动处理器在内的各种应用需求。
tsv的致命弱点仍然是它的成本，nowak说。“wide i/o dram的价格较现有的pop配置高出许多，而pop也不断改良，甚至未来有可能设法再开发出一个新世代的产品，”他表示。
nowak指出，一个名为emc-3d的业界组织最近表示，以目前用于量产的工具模型为基础来推估，tsv将使每片晶圆增加约120美元的成本。
目前该技术仍然缺乏明确的商业模式，而且定价问题也颇为复杂，nowak说。例如，当晶圆厂制作完成，以及在完成封装后，哪个环节该为良率负责?
“一些公司可以扮演整合者的角色，但未来整个商业模式可能会有稍许改变，”他同时指出，目前业界已经初步形成了一些tsv供应链的伙伴关系。
动机和进展
高通已经设计出一款28nm tsv元件的原型。“我们针对这项技术进行了大量的开发工作，”nowak说。
更广泛的说，tsv可协助半导体产业延续其每年降低30%晶体管成本的传统。nowak也表示，在不使用tsv技术的情况下，由于超紫外光(euv)延迟而不断上升的光刻成本，也对半导体产业维持光刻和进展的步伐提出严峻挑战。
好消息是工程师们在解决tsv堆叠所面临的挑战方面时有进展。“虽然挑战仍然很多，但至少目前我们已经建立了一些基础和所需的专有知识，”他表示。
他同时指出，台积电(tsmc)今年度在vlsi symposium上报告已建构出一种更好的tsv介电质衬底(dielectric liner)。工程师展示了高度深宽比(aspect ratios)为10:1的试制过孔，并减轻了外部铜材料挤压过孔的问题。
nowak还引用了一些背面晶圆加工、薄化晶圆的临时托盘开发情况，并展示了有时用于取代过孔的连接微凸块。eda供应商也在架构工具和2d建构工具方面取得了进展。
“你可以设计一个设备来使用这些工具，”他说。
然而，目前这些工具仍然缺乏有关机械应力、封装和芯片水准的交换数据标准。业界仍需为在tsv应用中“大幅减少”的静电放电水平容差定义标准，他说。
另外，业界也正在开发测试程序。“目前仍不清楚在量产时是否会使用到微探针(micro-probing)”他指出，重点是要削减成本，但“我们仍在增加测试步骤。”
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好消息是工程师们在解决tsv堆叠所面临的挑战方面时有进展。“虽然挑战仍然很多，但至少目前我们已经建立了一些基础和所需的专有知识，”他表示。
他同时指出，台积电(tsmc)今年度在vlsi symposium上报告已建构出一种更好的tsv介电质衬底(dielectric liner)。工程师展示了高度深宽比(aspect ratios)为10:1的试制过孔，并减轻了外部铜材料挤压过孔的问题。
nowak还引用了一些背面晶圆加工、薄化晶圆的临时托盘开发情况，并展示了有时用于取代过孔的连接微凸块。eda供应商也在架构工具和2d建构工具方面取得了进展。
“你可以设计一个设备来使用这些工具，”他说。
然而，目前这些工具仍然缺乏有关机械应力、封装和芯片水准的交换数据标准。业界仍需为在tsv应用中“大幅减少”的静电放电水平容差定义标准，他说。
另外，业界也正在开发测试程序。“目前仍不清楚在量产时是否会使用到微探针(micro-probing)”他指出，重点是要削减成本，但“我们仍在增加测试步骤。”
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