verilog整数四则运算的位宽考量简介
加、减 使用补码时，加减法可以统一，因而对加减不加区分，对有无符号也不加以区分。
为了不丢失进位，m位+n位时，设m>=n，则结果需要m+1位储存结果
图源：xilinx fpga数字信号处理设计：基础版 (杜勇)，下同
当多个数据累加时，显然多一位存储结果，结果能够表示2倍（无符号数）；当拥有3-4个操作数时，结果的最大值为4倍的单个操作数表示的最大值，因而增加2bit即可；类似的5-8个操作数，最大为8倍，因而增加3bit即可
另一方面，当计算结果能够被约束时，不加证明地，存在一个结论：多个数相加，若结果需要nbit即可，计算的中间值也只需nbit
上面的计算过程若按照6bit运算过程如下，结果是一致的
2、乘法
对于无符号数，n位*m位将得到n+m位的结果。可以直观的证明，如下图移位相加，n*m将移位（m-1)次，从而至少有（n+m-1)位，若加法出现进位，还需要额外1bit，共（n+m)位
有符号数，最高位需要表征符号，同样进行无符号乘法，再确定符号。因而n*m的有符号数，可以看成（n-1)*(m-1）的无符号数相乘，结果需要n+m-2位，还需要增加符号位，因而总共需要n+m-1位。
3、除法
除法更为简单，m/n，对于整数而言，n的绝对值大于等于1，因而商最大和m一样，只需要m位就行。
4、more
当结果位宽不够，会进行截断，带来丢失精度的计算结果。
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