CMOS的闩锁效应：Latch up的原理分析
本篇主要针对cmos电平，详细介绍一下cmos的闩锁效应。
1、latch up
闩锁效应是指cmos电路中固有的寄生可控硅结构（双极晶体管）被触发导通，在电源和地之间存在一个低阻抗大电流通路，导致电路无法正常工作，甚至烧毁电路。
latch up是指cmos晶片中，在电源vdd和地线gnd(vss)之间由于寄生的pnp和npn双极性bjt相互影响而产生的一低阻抗通路，它的存在会使vdd和gnd之间产生大电流；
随着ic制造工艺的发展，封装密度和集成度越来越高，产生latch up的可能性会越来越大；
latch up产生的过度电流量可能会使芯片产生永久性的破坏，latch up的防范是ic layout的最重要措施之一；
latch up最易产生在易受外部干扰的i/o电路处，也偶尔发生在内部电路。
2、latch up的原理分析
q1为垂直式pnp bjt，基极(base)是nwell，基极到集电极的增益可达数百倍；q2是侧面式的npn bjt，基极为p substrate，到集电极的增益可达数十倍；rwell是nwell的寄生电阻；rsub是substrate电阻。
以上四元件构成可控硅（scr）电路，当无外界干扰引起触发时，两个bjt（可控硅结构）处于截止状态，集电极电流由c-b的反向漏电流构成，电流增益非常小，此时latch up不会产生。当其中一个bjt的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个bjt，从而使两个bjt因触发而同时导通，vdd至gnd间形成低阻抗通路，latch up由此而产生。
3、latch up的产生原因
实际电路中latch up产生的原因主要有一下几种：
芯片一开始工作时vdd变化导致nwell和p substrate间寄生电容中产生足够的电流，当vdd变化率大到一定程度，将会引起latch up（vdd上电太快导致闩锁）；
当i/o的信号变化超出vdd-gnd（vss）的范围时，有大电流在芯片中产生，也会导致scr的触发（信号过压导致闩锁）；
esd静电加压，可能会从保护电路中引入少量带电载流子到nwell或substrate中，也会引起scr的触发（esd导致闩锁，vdd过压）；
当很多的驱动器同时动作，负载过大使vdd和gnd突然变化，也有可能打开scr的一个bjt；
nwell侧面漏电流过大。
4、latch up的防护措施
针对上述产生原因，latch up的防护方法主要有以下几个方面入手：
在基体（substrate)上改变金属的掺杂，降低bjt的增益；
避免source和drain的正向偏压；
增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直bjt到低阻基体上的通路；
使用guard ring：p+ ring环绕nmos并接gnd；n+ ring环绕pmos并接vdd，一方面可以降低rwell和rsub的阻值，另一方面可阻止载流子到达bjt的基极。如果可能，可再增加两圈ring；
substrate contact和well contact应尽量靠近source，以降低rwell和rsub的阻值；使nmos尽量靠近gnd，pmos尽量靠近vdd，保持足够的距离在pmos和nmos之间以降低引发scr的可能；
除在i/o处需采取防latch up的措施外，凡接i/o的内部mos也应接guard ring；
i/o处尽量不使用pmos(nwell)。
cmos电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，电流一直在增大这种效应就是锁定效应。当产生锁定效应时，cmos的内部电流能达到40ma以上，很容易烧毁芯片。
针对cmos的闩锁效应，板级设计可以从以下几个方面采取相应的防御措施：
在输入端和输出端加钳位电路，使输入和输出不超过规定电压，二极管通常选用导通压降较低的锗二极管或肖特基势垒二极管；
芯片的电源输入端加去耦电路，防止vdd端出现瞬间的高压；
在vdd和外电源之间加限流电阻，即使有大的电流也不让它进去，但这种方法降低了电源的利用率，在电流消耗较小的情况下使用；
上电时序：当系统由几个电源分别供电时，开关要按下列顺序：开启时，先开启coms电路的电源，再开启输入信号和负载的电源；关闭时，先关闭输入信号和负载的电源，再关闭coms电路的电源。
5、guard ring
guard ring是为了防止闩锁效应，隔离噪声，提供衬底连接的作用。保护环分为两种：多数载流子保护环和少数载流子保护环。guard ring分为两种：double guard ring和dual guard ring，把两个p型环接gnd的称作double guard ring，把通常的p型和n型的称作dual guard ring。
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latch up是指cmos晶片中，在电源vdd和地线gnd(vss)之间由于寄生的pnp和npn双极性bjt相互影响而产生的一低阻抗通路，它的存在会使vdd和gnd之间产生大电流；
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latch up产生的过度电流量可能会使芯片产生永久性的破坏，latch up的防范是ic layout的最重要措施之一；
latch up最易产生在易受外部干扰的i/o电路处，也偶尔发生在内部电路。
2、latch up的原理分析
q1为垂直式pnp bjt，基极(base)是nwell，基极到集电极的增益可达数百倍；q2是侧面式的npn bjt，基极为p substrate，到集电极的增益可达数十倍；rwell是nwell的寄生电阻；rsub是substrate电阻。
以上四元件构成可控硅（scr）电路，当无外界干扰引起触发时，两个bjt（可控硅结构）处于截止状态，集电极电流由c-b的反向漏电流构成，电流增益非常小，此时latch up不会产生。当其中一个bjt的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个bjt，从而使两个bjt因触发而同时导通，vdd至gnd间形成低阻抗通路，latch up由此而产生。
3、latch up的产生原因
实际电路中latch up产生的原因主要有一下几种：
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当i/o的信号变化超出vdd-gnd（vss）的范围时，有大电流在芯片中产生，也会导致scr的触发（信号过压导致闩锁）；
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nwell侧面漏电流过大。
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使用guard ring：p+ ring环绕nmos并接gnd；n+ ring环绕pmos并接vdd，一方面可以降低rwell和rsub的阻值，另一方面可阻止载流子到达bjt的基极。如果可能，可再增加两圈ring；
substrate contact和well contact应尽量靠近source，以降低rwell和rsub的阻值；使nmos尽量靠近gnd，pmos尽量靠近vdd，保持足够的距离在pmos和nmos之间以降低引发scr的可能；
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