DRAM产品低功耗设计与演化
前期我们从工作电压，频率，容量等产品规格，prefetch/burst length内部访问方式的角度介绍了ddr3/ddr4/lpddr4(x)的一些主要feature及区别。
【芯科普】从ddr3到lpddr4(x)，看产品细分差异优化发展
话题一
ddr3/ddr4/lpddr4接口差异
今天我们从接口实现上看一下其差异，通过上一篇对于其三者区别的分析，可以看到三者的不同点从外部来看主要是通过不同的接口来实现。因此我们今天具体来从接口实现上来分析之间的差异。
1ddr3
ddr3的接口为sstl(stub series terminated logic)，匹配电阻上拉到vddq/2。
2ddr4
ddr4匹配电阻上拉到vddq，可称为pod(pseudo open drain)，用以减少io电流消耗。对ddr4的pod来说，drive high(logic level ”1” )几乎不耗电，可以用这特点搭配dbi(data bus inversion)来降低功耗。当一个字节里的 ”0” bits比 ”1” bits多时，可以使能dbi，将整个字节的“0”和“1”反转，这样 “1” bits就会比“0” bits多，达到省电的效果。
3lpddr4
lpddr4的匹配电阻下拉到vssq, 称为lvstl(low voltage swing terminated logic), 这样可以更省电，lpddr4靠nmos 晶体管pull up，也可以工作在更低的电压。
从上述ddr3到lpddr4接口设计的演变的呈现，其目的主要是是为了满足产品对低功耗的要求，因此其工作电压也变得越来越低。
除此之外，对速度的要求需要越来越高的频率来实现，这对信号质量要求就会更高，因此用odt(on die termination) 来实现impedance matching，减少反射波的影响，优化数据眼(data eye)，在高速信号的传输中提高信号质量。ddr2的termination开始放在芯片上，之后output driver可与odt的电路共用，靠电路控制实现output driver与odt的电路切换。信号质量有多方面因素的影响，ddrphy上的skew及jitter，cross talk，inter symbol interface等等。
话题二
什么是dqs信号？
ddr(double data rate) 在访问时接口上的dqs信号是源同步时钟,在接收端使用dqs来读出相应的数据dq， 上升沿和下降沿都能读写，称为double data rate。
读
1在读的阶段
dqs由dram产生并发送给ddrphy的控制器，dqs和dq都和clk的边沿对齐(edge aligned)，然后将数据传给ddrphy。
依时序从dram读出数据传给ddrphy，在ddrphy的接收器(receiver)接收到信号后，会将dqs delay 90°，delay后的dqs边沿和dq的中心对齐(center-aligned)，最后用dqs的上升沿与下降沿来采样数据。
写
在写的阶段
dqs由ddrphy控制器产生并发送给dram，dqs和clk的边沿对齐(edge aligned)，而dq和clk是中心对齐的(edge-aligned)，dram就可以直接用dqs的上升沿和下降沿来采样数据。
这期我们简单介绍了ddr接口的一些实现方式，主要区别以及高速信号的基本读写操作。东芯半导体的dram产品都是符合国际接口规范的标品，替换无压力。具体的规格如下，欢迎关注并咨询。
·ddr3(l)
密度/density 1gb/2gb/4gb
电压/voltage 1.5v/1.35v
温度/temperature 0℃/-40℃~95℃
线宽/bus width x8/x16
速度/speed 800mhz/933mhz
封装/package 78/96ball fbga
· lpddr
密度/density lpddr1 128mb/256mb/512mb/1gb/2gb
lpddr2 1gb/2gb/4gb
lpddr4x 1gb/2gb
电压/voltage lpddr1 1.8v
lpddr2 1.8v/1.2v
lpddr4x 1.1v/0.6v
温度/temperature -40℃~85℃
线宽/bus width lpddr1 x16/x32
lpddr2 x16/x32
lpddr4x x16/x32
速度/speed lpddr1 166mhz/200mhz
lpddr2 400mhz/533mhz
lpddr4x 1600mhz/1866mhz/2133mhz
封装/package lpddr1 60/90ball fbga/kgd
lpddr2 134ball fbga
lpddr4x 200ball fbga
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关于东芯
东芯半导体以卓越的memory设计技术，专业的技术服务实力，通过国内外技术引进和合作，致力打造成为中国本土优秀的具有自主知识产权的存储芯片设计公司。
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1ddr3
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2ddr4
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3lpddr4
lpddr4的匹配电阻下拉到vssq, 称为lvstl(low voltage swing terminated logic), 这样可以更省电，lpddr4靠nmos 晶体管pull up，也可以工作在更低的电压。
从上述ddr3到lpddr4接口设计的演变的呈现，其目的主要是是为了满足产品对低功耗的要求，因此其工作电压也变得越来越低。
除此之外，对速度的要求需要越来越高的频率来实现，这对信号质量要求就会更高，因此用odt(on die termination) 来实现impedance matching，减少反射波的影响，优化数据眼(data eye)，在高速信号的传输中提高信号质量。ddr2的termination开始放在芯片上，之后output driver可与odt的电路共用，靠电路控制实现output driver与odt的电路切换。信号质量有多方面因素的影响，ddrphy上的skew及jitter，cross talk，inter symbol interface等等。
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读
1在读的阶段
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写
在写的阶段
dqs由ddrphy控制器产生并发送给dram，dqs和clk的边沿对齐(edge aligned)，而dq和clk是中心对齐的(edge-aligned)，dram就可以直接用dqs的上升沿和下降沿来采样数据。
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· lpddr
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