革命性提升存储器的性能—Virtex UltraScale+ FPGA
数据中心、有线应用及其它带宽密集型应用所需的性能，远远高于传统的 dram 技术。和市场上已有的存储器相比，hbm 存储器在性能、功耗和尺寸上，能为系统架构师和 fpga 设计人员带来前所未有的优势。
在过去的十年里，电子系统在计算带宽上呈现出指数级的增长。计算带宽的大幅提升，也显著提高了存储带宽要求，以满足计算需求。这类系统的设计人员经常发现市场上的并行存储器（例如 ddr4）再也无法满足应用的带宽需求。赛灵思支持高带宽存储器 （hbm） 的 fpga 能够以最低的功耗、尺寸和系统成本提供高带宽，显然能够轻松应对这类挑战。在设计这款 fpga 的过程中，赛灵思与其他领先半导体厂商一样，选择了业界唯一经过证明的堆叠硅片互联技术（即台积电 （tsmc） 的 cowos 集成工艺）。这篇白皮书将介绍赛灵思 virtex？ultrascale+ ？ hbm 器件如何满足大幅提升的系统存储带宽需求，同时保持功耗、尺寸和成本在限定范围内。
行业趋势 ：带宽和功耗
过去十年里，并行存储器接口的带宽功能进步缓慢——如今 fpga 中支持的最大 ddr4 数据速率仍然不足 2008 年 ddr3 数据速率的 2 倍。但就在这段时间内，存储带宽需求增长远远超过了 ddr4 的性能。考虑以太网的发展趋势 ：从 ddr3 时代开始，以太网端口速度从 10gb/s 提高到了 40gb/s，然后提高到100gb/s，现在到了 400gb/s——原始带宽增加了 10 倍以上。
类似的趋势也存在于高性能计算和视频广播市场。fpga 机器学习 dsp 容量已从最大型 virtex-6 fpga中的 2，000 个 dsp 增加到了现在的最大型 virtex ultrascale+ 器件中的超过 12，000 个 dsp 元件。视频广播行业已经从标准清晰度过渡到 2k，现已达到 4k，很快将达到 8k。这些应用领域中，所需带宽与ddr4 dimm 能提供的带宽之间都存在明显的差距。见图 1。
图 1 ：存储器带宽要求比较
为了弥补带宽差距，系统架构师若要在这些应用中使用 ddr4，就必须增加系统中的 ddr4 元件数量——这不是为了增加容量，而是为了在 fpga 与存储器之间提供所需的传输带宽。四个 ddr4 dimm以 2，667mb/s 的数据速率运行，所能实现的最高带宽为 85.2gb/s。如果应用所需的带宽超过这个值，那么 ddr 方案就会因功耗、pcb 尺寸和成本问题变得不可行。不难看出，这些高带宽应用中需要一种新的dram 存储方案。
从能效的角度重新审视这十年时间，很显然这种不惜一切代价“提高性能”的时代已经结束。mdpi发表的一篇文章中预测，到 2030 年，根据当时数据中心设备的实际能效来看，仅数据中心就能消耗3%-13% 的全球能源供应 ［ 参考资料 1］。设计人员极为重视能效性能，尤其在这个多兆瓦级数据中心时代。他们还重视高效散热解决方案，因为可靠的通风和冷却需要很高运营支出——总能耗的三分之一 ［ 参考资料 2］。因此，供应商如果能以较低散热量实现最高单位成本计算性能和单位功耗计算性能，则其解决方案会极富吸引力。
ddr4 dimm 的替代方案
为了弥补带宽差距，半导体行业引入了多种巧妙方案来替代 ddr4。见表 1。最近，业行内兴起了基于收发器的串行存储器技术，例如混合存储立方体 （hmc）。这些技术提供更高的存储器带宽，能够在单个芯片中提供相当于几个 ddr4 dimm 的存储带宽——但需要将多达 64 个超高速串行收发器分配至存储器子系统中。
表 1 ：不同存储器解决方案的关键特性对比
高带宽存储器简介
通过移除 pcb，hbm 能以不同方式解决存储器带宽问题。hbm 利用硅片堆叠技术将 fpga 和 dram并排放在同一封装内。这样，采用相同封装的 dram 结构能够实现多个 tb/s 的带宽。与其它存储器技术相比，该技术使设计人员能够实现带宽的大幅度跨越式提升。
hbm 器件采用台积电 （tsmc） 的业界标准 cowos（chip-on-wafer-on-substrate） 堆叠硅片组装工艺进行组装。赛灵思已经在过去三代高端 virtex 器件中采用这种组装技术，因此该技术已得到了证明。cowos起初由赛灵思率先采用，作为硅片堆叠互联技术应用于 28nm virtex-7 fpga 中。cowos 组装工艺将有源芯片放在无源硅中间层上。硅与硅的堆叠结构允许通过非常小、分布非常密集的微凸块来连接相邻的硅器件——这里是将 fpga 连接到 dram，之间有成千上万的信号。见图 2。
图 2 ：tsmc cowos 组装工艺允许通过数千个非常小的线连接相邻晶片
采用 cowos 组装工艺，与典型的 ddr4 pcb 走线相比，不仅连接 hbm 的 dq 走线总长度不足 3mm，而且电容和电感 （lc） 寄生效应极低。这样，hbm i/o 结构的芯片面积比典型外部 ddr4 i/o 结构的芯片面积小 20 倍。hbm 接口非常小，以致于单个 hbm 堆栈接口就包含 1，024 个 dq 引脚，而且 i/o 芯片面积仅为单个 ddr4 dimm 接口 i/o 芯片面积的一半。具有 1，024 个 dq 引脚，而且低寄生效应，这样能实现非常高的 hbm 堆栈输入输出带宽，而时延与 ddr4 相近。
对于采用 hbm 的 fpga，所使用的外部 ddr4 的数量与容量要求有关，与带宽要求无关。这样所用的ddr4 组件数量大大减少，为设计人员节省了 pcb 空间和功耗。有些情况下根本不需要外部存储器。
赛灵思 hbm 解决方案简介
如图 3 所示，virtex ultrascale+ hbm 器件通过集成赛灵思合作供应商提供的业经验证的 hbm 控制器和存储器堆栈，可使用与已投入量产的赛灵思 16nm ultrascale+ fpga 系列相同的构建块来构建。利用经过量产验证的 cowos 组装工艺集成 hbm，通过标准的 virtex fpga 组装流程将基础 fpga 组件与hbm 简单地堆叠在一起。该方法消除了产能风险，因为基础 fpga 系列器件中使用的所有芯片、ip 和软件都经过了量产质量级认证。
图 3 ：ssi 技术与支持 hbm 的 xcvu37p
virtex ultrascale+ hbm 器件中新增加的模块只有 hbm、控制器和加速器的缓存一致性互连 （ccix） 模块。收发器、pcie？ 的集成模块、以太网、vivado？ design suite 等均已经得到量产质量级认证，使设计人员能够集中精力充分发挥 hbm 的特性与功能，使产品在市场中脱颖而出。
时序收敛创新
由于 virtex ultrascale+ hbm 器件的基础已经得到验证，因此赛灵思工程师可将创新工作重点放在优化hbm 存储器控制器上。hbm 与 fpga 集成的过程中，最明显的挑战在于有效利用 hbm 提供的所有存储器带宽。赛灵思在这些器件中提供了几大关键而独特的创新特性，以帮助客户获得 hbm 堆栈最高可用的输入输出带宽。
扩展的 axi 接口
第一个创新是 axi 接口，用户可通过该接口连接存储器控制器。典型的集成 ip 与紧挨着嵌入式 ip 模块的可编程逻辑进行接口连接。对于大部分模块来说这已经足够，因为本地路由的汇聚带宽足以从该模块输入输出数据。然而，进出 hbm 的带宽非常高，因而有必要创建新的接口结构类型，以便扩展到可编程互连。该结构明显增加接口表面积，极大提高用户 axi 接口的可用互连能力，可实现 3.7tb/s 的运行速度。见图 4。
图 4 ：扩展的 axi 接口
灵活寻址
第二个创新是 hbm 存储器控制器中包含的灵活寻址功能。hbm 堆栈将存储器地址空间分成伪通道。这意味着任何给定的 hbm dq 位都被分配到特定的存储器地址区域。因此，如果设计人员想把数据写入存储地址，只能通过与该地址关联的伪通道来写入数据。
如果设计人员想把 hbm 堆栈视为单个连续存储器，或者跨伪通道边界将它们进行分区，那么这种限制并不理想。为了克服这种局限性，赛灵思在嵌入式存储器控制器中包含了一个 axi 交换网络。这个交换网络能够根据地址从任意源 axi 接口将存储器读和写路由到任意 hbm 伪通道。该功能称为灵活寻址，因为它允许任意用户 axi 接口访问任意 hbm 存储器地址。
对于想针对特定存储器访问形式来优化存储器控制器的用户来说，也可以绕开灵活寻址。见图 5。
图 5 ：axi 接口（到用户逻辑）和 hbm 伪通道（到 hbm 堆栈）
灵活寻址具备多个重要优势 ：
1 让用户能够完全控制对 hbm 堆栈的寻址。由于交换网络能路由整个器件，因而用户无需遵守 hbm固有的严格伪通道要求。32 个 axi 接口都能读写任一 hbm 堆栈上的任意 hbm 伪通道，使用户能完全控制地址分区，无需考虑伪通道边界。
2 允许设计人员根据设计的时序收敛情况使用最方便的 axi 接口进行连接。例如，向存储器写入数据的逻辑无需与从存储器读取数据的逻辑处在相同位置。在基本流量管理器实例中，数据包写入和数据包读取模块的 axi 接口均可处在距离模块最近的位置。见图 6。
图 6 ：典型的以太网桥接设计
利用灵活寻址，可将数据包写入和数据包读取逻辑分开，以避免争夺路由资源。
4 大量减少可编程路由资源。存储器控制器中有很多 axi 总线，宽度均为 256 位。因此，如果集成存储器控制器中提供 32 条在器件中水平路由的通道，就能为 fpga 设计人员释放可观的资源，以便用于具有更高价值的功能。axi 交换网络如果完全在 fpga 逻辑中实现，会占用 250，000 个 lut。如果利用灵活寻址，则整个交换网络无需使用 lut。
5 与伪通道方案相比，允许设计人员更高效地使用 axi 接口。hbm 伪通道具有典型的 dram 低效特征，例如激活、预充电和刷新延迟。尽管存储器控制器确实通过重新排序来提高效率，但是 dram不可能达到 100% 高效。然而，单个 axi 接口能够将多个伪通道访问实现流水线，因此获得高于hbm 伪通道效率的 axi 接口效率。在众多应用中，这意味着所需的 axi 接口数量更少，能够释放更多可编程资源。
能效和热管理方面的创新
赛灵思客户非常重视能效性能。tsmc 16nm finfet+ 工艺支持双电压运行，使客户能够选择最高绝对性能或者最高每瓦特性能。利用此工艺，赛灵思能够提供业界最低内核电压，将动态总功耗降低 30%，提供行业领先的收发器技术，以及在 fpga 中混合多种集成模块，例如以太网、interlaken 和 pcie。
hbm 技术使赛灵思能够取消外部存储器接口，用中间层上的走线取而代之，从而将节能设计推向新高度。这样做可降低存储器接口电容，从而降低多 tb/s 存储带宽所需的功耗，将每比特功耗降低 5 倍。
热管理方面，赛灵思提供多种独特技术，用以抵消在集成 hbm 之后产生的不可避免的热密度增加问题。赛灵思的 virtex ultrascale+ hbm 器件采用散热片就绪型、无盖、裸芯片、倒装芯片封装，能显著改善散热性能，缓和更高热密度问题。这些无盖封装已用于其它 virtex ultrascale+ fpga，并在大多数使用案例中将散热设计改善 10°c 左右。这实现了更高的计算性能上限和 / 或更低的散热设计成本。 如需了解更多信息，敬请阅读赛灵思应用指南《ultrascale+ fpga d2104 无盖倒装芯片封装的机械和散热设计指南》［ 参考资料 3］。见图 7。
图 7 ：有盖 vs 无盖倒装芯片封装
应用实例 ：智能网络接口卡
hbm 与高端可编程逻辑的联姻在网络、数据中心、音频 / 视频广播、雷达、测试与测量等众多应用领域中发挥出巨大优势。其中一种应用是智能网络接口卡或智能 nic。智能 nic 包含 ：一个或多个网络端口，一个连接 cpu 的接口（例如 pcie？ 或 ccix），要加速的网络功能（例如 ovs、gzip、ipsec、ssl 等），以及用于数据包存储和键值查找的存储器。传统的智能 nic 需要在 pcb 上安装四个 72 脚dimm，以提供足够的存储器带宽来服务两个 100g 端口。连接四个 dimm 需要驱动 624 个 i/o，会显著增加总功耗。容纳四个 dimm 需要全高全长 （fhfl） 尺寸，会带来一系列功耗和空间效率挑战。
如果在采用 hbm 的 vu35p 中实现相同方案，则尺寸能缩减到半高半长 （hhhl），因为外部 dram 元器件被 hbm 堆栈取代（见图 8）。vu35p 方案（图 9）的功耗约为 50%，因为避免了 dimm 接口的 i/o 功耗。若使用包含两个 hbm 堆栈的 vu35p 器件，那么得益于 hbm 带宽，查找速度可提升 3 倍，而且搜索条目是市场上的 tcam 的 2 倍。除了最终解决方案的这些固有优势外，hbm 方案还能简化 pcb并降低存储器子系统的复杂性，从而实现更简单、风险更低的设计流程。
图 8 ：现有基础架构
图 9 ：virtex ultrascale+ hbm 解决方案
结论
未来很多系统会超出 ddr 所能提供的带宽，hbm 作为最佳选择，能大幅提高存储器带宽，并实现最佳的单位功耗性能。赛灵思 virtex ultrascale+ hbm 器件提供恰当的存储器带宽和可编程计算性能组合。凭借这些器件，赛灵思重点帮助设计人员充分利用 hbm 的性能，同时将经过验证的芯片工艺和架构、组装技术以及设计工具作为设计开发的基础。设计人员和系统架构师都会领略通过 virtex ultrascale+hbm 器件将 hbm 功能引入系统所带来的优势。
人工气候室作用、功能分析
如何提高开态电路取电能力避免出现宕机的现象呢
东芝业务重组,华硕联想争夺东芝PC业务
安全PLC和普通PLC的区别 PLC能否代替安全控制器？
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革命性提升存储器的性能—Virtex UltraScale+ FPGA
博思发科技推出新型MEMS氢气传感器
虹科动态 | 2023成都国际工业博览会精彩瞬间回顾
什么是运放噪声频率曲线？怎么算噪声值？只需要3个公式！multisim仿一下（有仿真文件）
诺基亚与中国联通展开商业合作关系，以实现开放的5G生态系统
提高能量密度关键在材料_14家材料企业创新成果显著
远翔FP8208A：3.5A同步开关模式单节锂电池充电IC
非托管和不安全：物联网安全现状
晶心科技提供完整嵌入式解决方案
氧化锆氧气传感器工作原理
用物联网技术养猪 现代化一步到位
爆料三星Galaxy S21 Ultra屏幕边缘将更窄
采用800V输入汽车逆变器的应急电源解决方案
下一个风口，酷派的再次崛起之路--人工智能与物联网
基于LabVIEW的光谱数据采集与分析
在过去的十年里，电子系统在计算带宽上呈现出指数级的增长。计算带宽的大幅提升，也显著提高了存储带宽要求，以满足计算需求。这类系统的设计人员经常发现市场上的并行存储器（例如 ddr4）再也无法满足应用的带宽需求。赛灵思支持高带宽存储器 （hbm） 的 fpga 能够以最低的功耗、尺寸和系统成本提供高带宽，显然能够轻松应对这类挑战。在设计这款 fpga 的过程中，赛灵思与其他领先半导体厂商一样，选择了业界唯一经过证明的堆叠硅片互联技术（即台积电 （tsmc） 的 cowos 集成工艺）。这篇白皮书将介绍赛灵思 virtex？ultrascale+ ？ hbm 器件如何满足大幅提升的系统存储带宽需求，同时保持功耗、尺寸和成本在限定范围内。
行业趋势 ：带宽和功耗
过去十年里，并行存储器接口的带宽功能进步缓慢——如今 fpga 中支持的最大 ddr4 数据速率仍然不足 2008 年 ddr3 数据速率的 2 倍。但就在这段时间内，存储带宽需求增长远远超过了 ddr4 的性能。考虑以太网的发展趋势 ：从 ddr3 时代开始，以太网端口速度从 10gb/s 提高到了 40gb/s，然后提高到100gb/s，现在到了 400gb/s——原始带宽增加了 10 倍以上。
类似的趋势也存在于高性能计算和视频广播市场。fpga 机器学习 dsp 容量已从最大型 virtex-6 fpga中的 2，000 个 dsp 增加到了现在的最大型 virtex ultrascale+ 器件中的超过 12，000 个 dsp 元件。视频广播行业已经从标准清晰度过渡到 2k，现已达到 4k，很快将达到 8k。这些应用领域中，所需带宽与ddr4 dimm 能提供的带宽之间都存在明显的差距。见图 1。
图 1 ：存储器带宽要求比较
为了弥补带宽差距，系统架构师若要在这些应用中使用 ddr4，就必须增加系统中的 ddr4 元件数量——这不是为了增加容量，而是为了在 fpga 与存储器之间提供所需的传输带宽。四个 ddr4 dimm以 2，667mb/s 的数据速率运行，所能实现的最高带宽为 85.2gb/s。如果应用所需的带宽超过这个值，那么 ddr 方案就会因功耗、pcb 尺寸和成本问题变得不可行。不难看出，这些高带宽应用中需要一种新的dram 存储方案。
从能效的角度重新审视这十年时间，很显然这种不惜一切代价“提高性能”的时代已经结束。mdpi发表的一篇文章中预测，到 2030 年，根据当时数据中心设备的实际能效来看，仅数据中心就能消耗3%-13% 的全球能源供应 ［ 参考资料 1］。设计人员极为重视能效性能，尤其在这个多兆瓦级数据中心时代。他们还重视高效散热解决方案，因为可靠的通风和冷却需要很高运营支出——总能耗的三分之一 ［ 参考资料 2］。因此，供应商如果能以较低散热量实现最高单位成本计算性能和单位功耗计算性能，则其解决方案会极富吸引力。
ddr4 dimm 的替代方案
为了弥补带宽差距，半导体行业引入了多种巧妙方案来替代 ddr4。见表 1。最近，业行内兴起了基于收发器的串行存储器技术，例如混合存储立方体 （hmc）。这些技术提供更高的存储器带宽，能够在单个芯片中提供相当于几个 ddr4 dimm 的存储带宽——但需要将多达 64 个超高速串行收发器分配至存储器子系统中。
表 1 ：不同存储器解决方案的关键特性对比
高带宽存储器简介
通过移除 pcb，hbm 能以不同方式解决存储器带宽问题。hbm 利用硅片堆叠技术将 fpga 和 dram并排放在同一封装内。这样，采用相同封装的 dram 结构能够实现多个 tb/s 的带宽。与其它存储器技术相比，该技术使设计人员能够实现带宽的大幅度跨越式提升。
hbm 器件采用台积电 （tsmc） 的业界标准 cowos（chip-on-wafer-on-substrate） 堆叠硅片组装工艺进行组装。赛灵思已经在过去三代高端 virtex 器件中采用这种组装技术，因此该技术已得到了证明。cowos起初由赛灵思率先采用，作为硅片堆叠互联技术应用于 28nm virtex-7 fpga 中。cowos 组装工艺将有源芯片放在无源硅中间层上。硅与硅的堆叠结构允许通过非常小、分布非常密集的微凸块来连接相邻的硅器件——这里是将 fpga 连接到 dram，之间有成千上万的信号。见图 2。
图 2 ：tsmc cowos 组装工艺允许通过数千个非常小的线连接相邻晶片
采用 cowos 组装工艺，与典型的 ddr4 pcb 走线相比，不仅连接 hbm 的 dq 走线总长度不足 3mm，而且电容和电感 （lc） 寄生效应极低。这样，hbm i/o 结构的芯片面积比典型外部 ddr4 i/o 结构的芯片面积小 20 倍。hbm 接口非常小，以致于单个 hbm 堆栈接口就包含 1，024 个 dq 引脚，而且 i/o 芯片面积仅为单个 ddr4 dimm 接口 i/o 芯片面积的一半。具有 1，024 个 dq 引脚，而且低寄生效应，这样能实现非常高的 hbm 堆栈输入输出带宽，而时延与 ddr4 相近。
对于采用 hbm 的 fpga，所使用的外部 ddr4 的数量与容量要求有关，与带宽要求无关。这样所用的ddr4 组件数量大大减少，为设计人员节省了 pcb 空间和功耗。有些情况下根本不需要外部存储器。
赛灵思 hbm 解决方案简介
如图 3 所示，virtex ultrascale+ hbm 器件通过集成赛灵思合作供应商提供的业经验证的 hbm 控制器和存储器堆栈，可使用与已投入量产的赛灵思 16nm ultrascale+ fpga 系列相同的构建块来构建。利用经过量产验证的 cowos 组装工艺集成 hbm，通过标准的 virtex fpga 组装流程将基础 fpga 组件与hbm 简单地堆叠在一起。该方法消除了产能风险，因为基础 fpga 系列器件中使用的所有芯片、ip 和软件都经过了量产质量级认证。
图 3 ：ssi 技术与支持 hbm 的 xcvu37p
virtex ultrascale+ hbm 器件中新增加的模块只有 hbm、控制器和加速器的缓存一致性互连 （ccix） 模块。收发器、pcie？ 的集成模块、以太网、vivado？ design suite 等均已经得到量产质量级认证，使设计人员能够集中精力充分发挥 hbm 的特性与功能，使产品在市场中脱颖而出。
时序收敛创新
由于 virtex ultrascale+ hbm 器件的基础已经得到验证，因此赛灵思工程师可将创新工作重点放在优化hbm 存储器控制器上。hbm 与 fpga 集成的过程中，最明显的挑战在于有效利用 hbm 提供的所有存储器带宽。赛灵思在这些器件中提供了几大关键而独特的创新特性，以帮助客户获得 hbm 堆栈最高可用的输入输出带宽。
扩展的 axi 接口
第一个创新是 axi 接口，用户可通过该接口连接存储器控制器。典型的集成 ip 与紧挨着嵌入式 ip 模块的可编程逻辑进行接口连接。对于大部分模块来说这已经足够，因为本地路由的汇聚带宽足以从该模块输入输出数据。然而，进出 hbm 的带宽非常高，因而有必要创建新的接口结构类型，以便扩展到可编程互连。该结构明显增加接口表面积，极大提高用户 axi 接口的可用互连能力，可实现 3.7tb/s 的运行速度。见图 4。
图 4 ：扩展的 axi 接口
灵活寻址
第二个创新是 hbm 存储器控制器中包含的灵活寻址功能。hbm 堆栈将存储器地址空间分成伪通道。这意味着任何给定的 hbm dq 位都被分配到特定的存储器地址区域。因此，如果设计人员想把数据写入存储地址，只能通过与该地址关联的伪通道来写入数据。
如果设计人员想把 hbm 堆栈视为单个连续存储器，或者跨伪通道边界将它们进行分区，那么这种限制并不理想。为了克服这种局限性，赛灵思在嵌入式存储器控制器中包含了一个 axi 交换网络。这个交换网络能够根据地址从任意源 axi 接口将存储器读和写路由到任意 hbm 伪通道。该功能称为灵活寻址，因为它允许任意用户 axi 接口访问任意 hbm 存储器地址。
对于想针对特定存储器访问形式来优化存储器控制器的用户来说，也可以绕开灵活寻址。见图 5。
图 5 ：axi 接口（到用户逻辑）和 hbm 伪通道（到 hbm 堆栈）
灵活寻址具备多个重要优势 ：
1 让用户能够完全控制对 hbm 堆栈的寻址。由于交换网络能路由整个器件，因而用户无需遵守 hbm固有的严格伪通道要求。32 个 axi 接口都能读写任一 hbm 堆栈上的任意 hbm 伪通道，使用户能完全控制地址分区，无需考虑伪通道边界。
2 允许设计人员根据设计的时序收敛情况使用最方便的 axi 接口进行连接。例如，向存储器写入数据的逻辑无需与从存储器读取数据的逻辑处在相同位置。在基本流量管理器实例中，数据包写入和数据包读取模块的 axi 接口均可处在距离模块最近的位置。见图 6。
图 6 ：典型的以太网桥接设计
利用灵活寻址，可将数据包写入和数据包读取逻辑分开，以避免争夺路由资源。
4 大量减少可编程路由资源。存储器控制器中有很多 axi 总线，宽度均为 256 位。因此，如果集成存储器控制器中提供 32 条在器件中水平路由的通道，就能为 fpga 设计人员释放可观的资源，以便用于具有更高价值的功能。axi 交换网络如果完全在 fpga 逻辑中实现，会占用 250，000 个 lut。如果利用灵活寻址，则整个交换网络无需使用 lut。
5 与伪通道方案相比，允许设计人员更高效地使用 axi 接口。hbm 伪通道具有典型的 dram 低效特征，例如激活、预充电和刷新延迟。尽管存储器控制器确实通过重新排序来提高效率，但是 dram不可能达到 100% 高效。然而，单个 axi 接口能够将多个伪通道访问实现流水线，因此获得高于hbm 伪通道效率的 axi 接口效率。在众多应用中，这意味着所需的 axi 接口数量更少，能够释放更多可编程资源。
能效和热管理方面的创新
赛灵思客户非常重视能效性能。tsmc 16nm finfet+ 工艺支持双电压运行，使客户能够选择最高绝对性能或者最高每瓦特性能。利用此工艺，赛灵思能够提供业界最低内核电压，将动态总功耗降低 30%，提供行业领先的收发器技术，以及在 fpga 中混合多种集成模块，例如以太网、interlaken 和 pcie。
hbm 技术使赛灵思能够取消外部存储器接口，用中间层上的走线取而代之，从而将节能设计推向新高度。这样做可降低存储器接口电容，从而降低多 tb/s 存储带宽所需的功耗，将每比特功耗降低 5 倍。
热管理方面，赛灵思提供多种独特技术，用以抵消在集成 hbm 之后产生的不可避免的热密度增加问题。赛灵思的 virtex ultrascale+ hbm 器件采用散热片就绪型、无盖、裸芯片、倒装芯片封装，能显著改善散热性能，缓和更高热密度问题。这些无盖封装已用于其它 virtex ultrascale+ fpga，并在大多数使用案例中将散热设计改善 10°c 左右。这实现了更高的计算性能上限和 / 或更低的散热设计成本。 如需了解更多信息，敬请阅读赛灵思应用指南《ultrascale+ fpga d2104 无盖倒装芯片封装的机械和散热设计指南》［ 参考资料 3］。见图 7。
图 7 ：有盖 vs 无盖倒装芯片封装
应用实例 ：智能网络接口卡
hbm 与高端可编程逻辑的联姻在网络、数据中心、音频 / 视频广播、雷达、测试与测量等众多应用领域中发挥出巨大优势。其中一种应用是智能网络接口卡或智能 nic。智能 nic 包含 ：一个或多个网络端口，一个连接 cpu 的接口（例如 pcie？ 或 ccix），要加速的网络功能（例如 ovs、gzip、ipsec、ssl 等），以及用于数据包存储和键值查找的存储器。传统的智能 nic 需要在 pcb 上安装四个 72 脚dimm，以提供足够的存储器带宽来服务两个 100g 端口。连接四个 dimm 需要驱动 624 个 i/o，会显著增加总功耗。容纳四个 dimm 需要全高全长 （fhfl） 尺寸，会带来一系列功耗和空间效率挑战。
如果在采用 hbm 的 vu35p 中实现相同方案，则尺寸能缩减到半高半长 （hhhl），因为外部 dram 元器件被 hbm 堆栈取代（见图 8）。vu35p 方案（图 9）的功耗约为 50%，因为避免了 dimm 接口的 i/o 功耗。若使用包含两个 hbm 堆栈的 vu35p 器件，那么得益于 hbm 带宽，查找速度可提升 3 倍，而且搜索条目是市场上的 tcam 的 2 倍。除了最终解决方案的这些固有优势外，hbm 方案还能简化 pcb并降低存储器子系统的复杂性，从而实现更简单、风险更低的设计流程。
图 8 ：现有基础架构
图 9 ：virtex ultrascale+ hbm 解决方案
结论
未来很多系统会超出 ddr 所能提供的带宽，hbm 作为最佳选择，能大幅提高存储器带宽，并实现最佳的单位功耗性能。赛灵思 virtex ultrascale+ hbm 器件提供恰当的存储器带宽和可编程计算性能组合。凭借这些器件，赛灵思重点帮助设计人员充分利用 hbm 的性能，同时将经过验证的芯片工艺和架构、组装技术以及设计工具作为设计开发的基础。设计人员和系统架构师都会领略通过 virtex ultrascale+hbm 器件将 hbm 功能引入系统所带来的优势。
人工气候室作用、功能分析
如何提高开态电路取电能力避免出现宕机的现象呢
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氧化锆氧气传感器工作原理
用物联网技术养猪 现代化一步到位
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下一个风口，酷派的再次崛起之路--人工智能与物联网
基于LabVIEW的光谱数据采集与分析