浅析EDA技术的未来
摩尔定律没失灵，eda行业在保持赢利的情况下受到挑战。要保持盈利，就需要将重点从硅结构设计转到系统产生上来。
要点
● 加工技术的进步正向传统的 asic 设计方法提出挑战。
● 使用应用处理单元的群集器将会把开发负担转移给软件。
● esl 将成为 eda 市场中发展最快的部分。
● 设计师将增加 fpga 和 结构化 asic在系统中 的使用量。
eda 行业是一个服务性行业。它的成长方式仰赖于它所服务的行业的发展方向与实力。半导体行业一直是，而且将始终是eda 成长的首要动力。消费类产品业已取代it（信息技术）成为对 eda 公司开发的产品类型有决定性影响的第二个最重要动力。这两种动力产生了对 eda 工具需求的重大变化，于是，eda 行业工具的类型正面临一个重大的转变，以满足新的市场与另外的需求。
半导体行业具有新的能力支持制作越来越小的晶体管几何图形，从而影响着 eda 行业。这种演进并不新鲜。科学家摩尔（gordon moore）在 40 年前就说过，一个器件上的晶体管数量将会每 18 个月翻一番。半导体行业很快就把这一论述称为“摩尔定律”。摩尔的预言迄今已成为现实，半导体制造能力达到在一块晶圆片上制造出越来越小的晶体管的加工程序，即节点，从而提高加工技术。对可实现工艺的预测表明，摩尔定律至少在今后 6 ～ 8 年内仍然有效。在几乎所有的情况下，半导体制造厂只要在一块芯片上制作出比以前工艺尺寸更小的晶体管，只要暂时加大芯片尺寸，就能实现晶体管数量翻一番的预测。今后10年晶体管数量能否继续翻番并不明朗，而且将取决于新技术，而不是取决于现有方法的不断改进。
新世纪的演进
新世纪之初，工程师可以通过光学方法形成标称几何尺寸为 0.18 微米的几何图形来制造器件。直到那时为止，设计所需的尺寸是工程师面临的最有挑战性的障碍。但是，你在一块芯片上做的设计越大，问题就越复杂。eda 工具必须既能处理较大的设计数据库，又能处理设计层次。工程师采用层次法将设计分成许多可管理的部分。每一部分都是一个单元，内含一个功能和一个有明确定义的接口。为了应对每一单元的复杂性，工程师们使用支持 rtl（寄存器传输级）抽象的 hdl（硬件描述语言），如 verilog 或 vhdl。逻辑合成工具利用生产该器件的工厂所特有的基本逻辑块库，将这种描述转换成由门组成的网表，布局与布线工具产生制造掩模所需的拓扑结构，以便生产器件。这种方法几乎无例外地适用于0.18 微米工艺节点。
2002 年，半导体技术又向前迈进了一步，开始支持 0.13 微米特征尺寸。从表面上看，这一步几乎是制造工艺的正常演进。然而，这一步却带来了重大的突变，从而需要使用新的设计与制造方法，并产生了很多新问题。对光刻胶上电路图形曝光所需的光源波长要小于可见光，因此制造商使用 ret（中间掩模增强技术）和 opc（光学邻近效应校正）技术来实现所需的线条锐度，因而要求 eda 工具用新的或增强的 dfm（可制造性设计）工具支持新的制造方法。
较小晶体管几何图形带来的其他许多后果，对设计方法产生了更大的影响。有两个因素尤其需要新的开发工具：一个是逻辑门的尺寸，现在一般小于将门互连起来的迹线，另一个是迹线的宽度有时比迹线的高度还小。在第一种情况下，工程师必须使用新工具来正确地预测电路的物理与逻辑行为；在第二种情况下，工程师需要考虑寄生效应，因为它可能会使迹线变成天线。eda 供应商必须开发一套新工具，以支持设计师采用 0.13 微米工艺。物理综合代替了逻辑综合。物理综合工具要与布局布线工具协同工作，以确定电路的拓扑结构，因为由此产生的电路的功能特性和物理特性都会影响电路的正确性。在 2004 年，领先的设计人员已用 90 纳米工艺进行 ic 设计，半导体制造商展示了用 65 纳米工艺制造的试验性电路。65 纳米技术能早至2005年后期用来制造器件。
从摩尔定律产生直到 0.13 微米工艺节点为止，设计师只需懂得逻辑设计就能设计出实用的 ic。如今，由于需要使用物理综合，设计师必须懂得支配电路行为的基本物理定律。不幸的是，在大学期间受这方面良好培训的设计师寥寥无几。这种情况就给eda 工具增加了很大负担，其中包括帮助用户解决他们并不完全理解的问题。虽然 eda 制造商已经并继续将大量资源投入到新工具的开发和改进方面，但是，在半导体行业的制造能力与设计师和eda 工具高效率而又经济地开发电路的能力之间的差距正在 加大。这一状况导致半导体制造厂开工不足，从而最终增加了晶圆片成本。
消费类产品特别是通信和图形设备，已替代计算引擎和信息存储产品，成为系统制造商的主要市场。这些系统公司是 eda 供应商的最重要客户，它们的技术需求和经济需求直接影响 eda 行业的兴衰。消费类产品与 it产品之所以不同，乃是因为消费类产品的市场窗口比较短，对价格竞争比较敏感。一家公司要想取得成功，就必须快速开发产品，开发时间一般都不到一年，并以足够快的速度回收开发成本，这样产品才有获利机会。cadence 设计系统公司主席兼首席执行官 ray bingham 利用一家研究公司 ibs的数据预测，用 90 纳米工艺制造的典型产品需要投资 5500 万美元以敷 nre（非经常性工程）费用。一家指望实现收入等于其投资 10 倍这一正常目标的公司，要靠该产品获得 5.5 亿美元的收入。由于消费市场不断需要新功能和新颖产品，公司必须开发一个很大的产品市场，快速地获得收入来补偿开发成本。在一个产品的市场寿命周期内，15 倍于投资的收入将达 8.25 亿美元。当你考虑到一种消费类产品的典型市场寿命不到 18 个月时，鲜有公司能达到上述两个目标中第一个目标，更不用说第二个目标了。
新的解决方案
当一个问题的解决方案太难实现时，大多数工程师都会去尝试一种不同的方法。甚至在 0.13 微米工艺节点，soc（单片系统） 器件设计师正愈来愈多地使用软件来实现所需功能。ibs 公司计算了各种工艺节点的软件和硬件的平均开发成本。在功能缩减的同时，软件开发所占的百分比随着特征尺寸的缩小而继续增大，软件开发成本也成比例地增长。0.13 微米制造工艺已经提供的工作特性，能使处理器维持足够快的执行速度，从而使工程师可以用软件替换硬件来实现许多功能。当然在执行速度至关重要的情况下，专用硬件仍是一种较好的选择。但是，这些情况曾一度普遍存在，以至成为整个 asic 行业的需求，而现在则越来越少见。
当 65 纳米加工技术及更小尺寸加工技术具备规模生产能力时，其加工速度将使人们在大多数情况下有可能采用专用处理单元。设计师将能在一块芯片上包括几个处理单元以及足以存储复杂应用程序的内存。为确保最高的处理速度与合适的带宽，处理单元必须通过一个网络进行通信，这是因为一条总线会太大，并会构成一个在避免相关寄生现象时要制造的具有挑战性的物理结构 。cod（clusters on die，单片群集器）将代替 soc。几个 apu（应用处理单元）通过片上网络进行通信，协同提供实现一个系统所需的处理能力。一种cod 体系结构的两个普通实例。上部示出一种普通解决方案；下部则示出一种更专用的体系结构，其中 apu 有专用的内存，或者可以共享一个专用的内存空间。
除了一些处理单元和内存以外，工程师还要处理芯片上的某些定制区域，这些区域可用来以硬件为中心实现各种功能。由于受经典 asic 和结构化 asic 的共同影响，用于这一区域的技术的选用将有所不同。如果芯片上有群集器的计算能力可供利用，则是否需要重新可编程尚不明朗。可能性很大的是，这种“芯片”实际将由至少两片组成—— 一片包含数字逻辑电路，另一片包含模拟电路。这种物理分割将是用不同的工艺分别制作数字和模拟逻辑电路所必需的。这一方法有几个优点：它能继续得益于新的加工技术；它使用大型的宏块；它可以让用户通过重新编程来使产品升级，从而降低一个产品系列在市场寿命期内的成本。
一直从事通用 cpu 业务的公司如 intel公司、amd公司、ti公司、motorola公司和 ibm公司，都可能进入 cod 市场，并提供强大的计算平台，各个系统公司可能会以它们首先使用大型主机，然后使用微型电脑，最后使用微处理器的方式使用这些平台。设计师的主要工作将从设计硅门电路转变为设计大多由软件实现的方法。这种方法尽管乍看起来是革命性的，但实际上却是过去几年来开发的各种技术与市场的演进。这些技术与市场领域包括可重配置的指令处理器、ip（知识产权）开发与销售、软/硬件协同设计（也称为 esl 设计，即电子系统级设计）、结构化 asic以及可重配置的硬件系统。
ibm 公司通过与 xilinx 签订包含 powerpc芯 核的分销协议，在ip市场上获得 了宝贵的经验。尽管大多数的反馈只是来自 fpga 产品，但客户也在 asic 产品中使用 fpga。在处理器芯核领域，arm 公司的标准处理器芯核处于领先地位，而tensilica 公司的可配置处理器则首屈一指。此外，coware公司 推出的 lisatek 系列产品，能帮助设计师开发专用处理器。tensilica公司报道说，它有好几个客户在一块芯片上使用多至 6个可配置处理器，并修改指令集，以便生产专用处理器。 synopsys 公司正在着重向 ip 市场进军。synopsys 公司主席兼首席执行官 aart de geus 说：“系统设计就是有系统地反复使用ip。”设计师很可能就是用 ip 来填充 cod 可配置部分中的大部分可用空间。这样，他们就可以利用经过验证的芯核来缩短开发时间，提高可靠性。
arteris公司 正在开发单片网络技术，该技术基于一种以获专利的交换结构方案，用来管理多用途数据包。该公司声称，它的方案与许多商用总线协议兼容，其中包括 ocp 和 amba。为了达到能使产品盈利的成品率水平，半导体制造商、eda 厂商以及最终用户将不得不合作开发产品，因为在使用 vdsm（极深亚微米）制造工艺时，在工作流程早期做出的设计决策将对产品可制造性程度造成影响。设计师必须更加熟悉制造工艺，而制造工程师也必须学会评估折衷的设计成本。正如你能看到的，vdsm 项目错综复杂，将需要把大量投资不仅用在开发方面，而且还要用在培训和项目管理方面。所以，在大多数情况下，制造可编程的标准部件要比单纯制造 asic 器件更有意义。
asic 设计的演进
virage logic 公司总裁兼首席执行官 adam kablamian 在今年 edac（电子设计自动化论坛）上演讲时指出：尽管 eda 是电子行业中最小的领域，但所有其它领域都要依靠它的能力才能成功。cod 产品的出现将增大 eda 市场的规模，因为用于这些产品的软件应用开发需求足以补偿 dfm 工具销售量的下滑。kablamian 还预计：随着edn 领域的供应商进入 sip（半导体知识产权）市场，与半导体领域相关的一些收入将转移至eda领域。sip是一个新术语，它取代“硬宏”来描述那些以“立即制造“的格式销售的芯核。sip的优点是半导体制造商已验证了sip的可制造性，因此，系统结构师可以马上把sip集成到设计中，而无需担心成品率问题。sip供应商将需要提供各种芯核的行为模型，tenisoneda 公司和 carbon design 公司都提供能产生可执行的模型的工具，两家公司可以推销这些模型，但却仍能保护原始设计的ip价值。
供应商产品收益分配上的大变化，将是前端工具收益增长，后端工具收益下降。dataquest 公司首席分析师 gary smith 几年前就预测 esl 市场会很快扩展并多样化。设计复杂度的增加要求工程师们在比 rtl 更高的抽象层次上工作，出于不同的，但却是重要的复杂性原因，半导体制造商必须加大对后端转换的控制。优化一个设计可制造性的复杂程度使 rtl 交接成为一项标准。支持这种方法的半导体制造商寥寥无几，因为许多客户仍然相信他们必须直接参与芯片的布局。但现在情况已经越来越明显，一旦设计师在物理综合输入的抽象层次上验证了一个设计的功能特性，熟悉制造问题的工程师就能更好地处理综合问题和布局布线问题。完成这种工作最佳人选在半导体制造商，而不在系统公司。结构化 asic 器件从自身的特性来讲就需要 rtl 交接。
行为综合也在经历一场变革。首先，业界用错了“行为”一词。根据 merriam-webster公司的在线词典，“行为”有三种基本定义，它们全都与生命体（人类或动物）有关。硬件没有行为，而是运行。制造商应该把将算法描述变换成硬件实现方法的工具称为“算法”综合。这一领域把mathworks 公司的 matlab 和 simulink 模型，而不是传统的 hdl 模型用作输入，正在dsp 设计方面展现出美好的前景。多年来，设计师们都使用这些工具开发 dsp 算法，然后不得不使用 verilog 或 vhdl 将设计重新输入，以完成设计综合。accelchip公司率先使用 matlab 作为 dsp 综合的输入，catalytic公司 随后也这样做，synplicity 公司现在已推出一些工具，可直接根据 matlab 和 simulink 描述生成设计的门电路级表述。
尽管形式验证技术取得了进展，但验证仍然是一个主要关心的问题。jasper design 解决了设计规范（而不是其实现方法）的验证，从而扩大了形式验证的范围。为了更好地支持功能验证，mentor graphics公司 推出了 一种可升级的验证产品，它支持数字、模拟、混合信号以及软/硬件仿真环境；cadence 推出了多语言 incisive 验证平台；synopsys公司 正在率先推出作为精选的电子系统设计探索语言的systemverilog。co-ware 公司试图利用其在 systemc 市场上的领先地位，但systemc语言正确仿真异步和并行硬件事件的能力有限，因此工程师们仅仅把它用来开发数字设计子集。一些eda 公司需要做出更大的努力，去了解软件工程师们的验证需求，以便利用系统解决方案中比重不断增大的软件内容。因为正推动和将会推动电子系统市场发展的许多消费类产品都取决于连接性，所以专们从事 rf 设计的公司，如 awr公司 和 agilent eesof公司，可能会在增加 eda 收益方面发挥重要作用。
当加工尺寸小于 90 纳米时，fpga 和结构化 asic 市场将会增长而传统的 asic市场将会下降。虽然xilinx公司 专心致志开发 fpga，但 altera公司 则已进入结构化 asic 市场。 fpga 的制造受制造商的控制，而器件结构则是标准的。因此，一旦设计师开发并验证了一种工艺，工程师就可以用它生产 fpga 器件。所以，设计师将享受因随心所欲地使用速度和容量都在不断提高的可编程器件所带来的好处。开发使用 fpga 系统的工具将与现在用来开发 asic 的工具一样复杂。因此， fpga 供应商开发自己的专有工具将变得将越来越不可取，而布局与布线工具是个例外。 传统 eda 供应商，如mentor graphics公司 和 synplicity公司，已证明这一市场是有利可图的。synopsys公司再次试图增加这一市场份额，而新进入这一市场的公司，如 celoxica公司、accelchip公司 和 catalytic公司，正在推出 fpga 设计技术。尽管 asic 工具的增长正在减速，而且`最终将由增长变为下降，但新的应用领域正在出现。eda 市场会随着其客户的性质而变化，但整体市场无疑将继续增长下去。
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eda 行业是一个服务性行业。它的成长方式仰赖于它所服务的行业的发展方向与实力。半导体行业一直是，而且将始终是eda 成长的首要动力。消费类产品业已取代it（信息技术）成为对 eda 公司开发的产品类型有决定性影响的第二个最重要动力。这两种动力产生了对 eda 工具需求的重大变化，于是，eda 行业工具的类型正面临一个重大的转变，以满足新的市场与另外的需求。
半导体行业具有新的能力支持制作越来越小的晶体管几何图形，从而影响着 eda 行业。这种演进并不新鲜。科学家摩尔（gordon moore）在 40 年前就说过，一个器件上的晶体管数量将会每 18 个月翻一番。半导体行业很快就把这一论述称为“摩尔定律”。摩尔的预言迄今已成为现实，半导体制造能力达到在一块晶圆片上制造出越来越小的晶体管的加工程序，即节点，从而提高加工技术。对可实现工艺的预测表明，摩尔定律至少在今后 6 ～ 8 年内仍然有效。在几乎所有的情况下，半导体制造厂只要在一块芯片上制作出比以前工艺尺寸更小的晶体管，只要暂时加大芯片尺寸，就能实现晶体管数量翻一番的预测。今后10年晶体管数量能否继续翻番并不明朗，而且将取决于新技术，而不是取决于现有方法的不断改进。
新世纪的演进
新世纪之初，工程师可以通过光学方法形成标称几何尺寸为 0.18 微米的几何图形来制造器件。直到那时为止，设计所需的尺寸是工程师面临的最有挑战性的障碍。但是，你在一块芯片上做的设计越大，问题就越复杂。eda 工具必须既能处理较大的设计数据库，又能处理设计层次。工程师采用层次法将设计分成许多可管理的部分。每一部分都是一个单元，内含一个功能和一个有明确定义的接口。为了应对每一单元的复杂性，工程师们使用支持 rtl（寄存器传输级）抽象的 hdl（硬件描述语言），如 verilog 或 vhdl。逻辑合成工具利用生产该器件的工厂所特有的基本逻辑块库，将这种描述转换成由门组成的网表，布局与布线工具产生制造掩模所需的拓扑结构，以便生产器件。这种方法几乎无例外地适用于0.18 微米工艺节点。
2002 年，半导体技术又向前迈进了一步，开始支持 0.13 微米特征尺寸。从表面上看，这一步几乎是制造工艺的正常演进。然而，这一步却带来了重大的突变，从而需要使用新的设计与制造方法，并产生了很多新问题。对光刻胶上电路图形曝光所需的光源波长要小于可见光，因此制造商使用 ret（中间掩模增强技术）和 opc（光学邻近效应校正）技术来实现所需的线条锐度，因而要求 eda 工具用新的或增强的 dfm（可制造性设计）工具支持新的制造方法。
较小晶体管几何图形带来的其他许多后果，对设计方法产生了更大的影响。有两个因素尤其需要新的开发工具：一个是逻辑门的尺寸，现在一般小于将门互连起来的迹线，另一个是迹线的宽度有时比迹线的高度还小。在第一种情况下，工程师必须使用新工具来正确地预测电路的物理与逻辑行为；在第二种情况下，工程师需要考虑寄生效应，因为它可能会使迹线变成天线。eda 供应商必须开发一套新工具，以支持设计师采用 0.13 微米工艺。物理综合代替了逻辑综合。物理综合工具要与布局布线工具协同工作，以确定电路的拓扑结构，因为由此产生的电路的功能特性和物理特性都会影响电路的正确性。在 2004 年，领先的设计人员已用 90 纳米工艺进行 ic 设计，半导体制造商展示了用 65 纳米工艺制造的试验性电路。65 纳米技术能早至2005年后期用来制造器件。
从摩尔定律产生直到 0.13 微米工艺节点为止，设计师只需懂得逻辑设计就能设计出实用的 ic。如今，由于需要使用物理综合，设计师必须懂得支配电路行为的基本物理定律。不幸的是，在大学期间受这方面良好培训的设计师寥寥无几。这种情况就给eda 工具增加了很大负担，其中包括帮助用户解决他们并不完全理解的问题。虽然 eda 制造商已经并继续将大量资源投入到新工具的开发和改进方面，但是，在半导体行业的制造能力与设计师和eda 工具高效率而又经济地开发电路的能力之间的差距正在 加大。这一状况导致半导体制造厂开工不足，从而最终增加了晶圆片成本。
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新的解决方案
当一个问题的解决方案太难实现时，大多数工程师都会去尝试一种不同的方法。甚至在 0.13 微米工艺节点，soc（单片系统） 器件设计师正愈来愈多地使用软件来实现所需功能。ibs 公司计算了各种工艺节点的软件和硬件的平均开发成本。在功能缩减的同时，软件开发所占的百分比随着特征尺寸的缩小而继续增大，软件开发成本也成比例地增长。0.13 微米制造工艺已经提供的工作特性，能使处理器维持足够快的执行速度，从而使工程师可以用软件替换硬件来实现许多功能。当然在执行速度至关重要的情况下，专用硬件仍是一种较好的选择。但是，这些情况曾一度普遍存在，以至成为整个 asic 行业的需求，而现在则越来越少见。
当 65 纳米加工技术及更小尺寸加工技术具备规模生产能力时，其加工速度将使人们在大多数情况下有可能采用专用处理单元。设计师将能在一块芯片上包括几个处理单元以及足以存储复杂应用程序的内存。为确保最高的处理速度与合适的带宽，处理单元必须通过一个网络进行通信，这是因为一条总线会太大，并会构成一个在避免相关寄生现象时要制造的具有挑战性的物理结构 。cod（clusters on die，单片群集器）将代替 soc。几个 apu（应用处理单元）通过片上网络进行通信，协同提供实现一个系统所需的处理能力。一种cod 体系结构的两个普通实例。上部示出一种普通解决方案；下部则示出一种更专用的体系结构，其中 apu 有专用的内存，或者可以共享一个专用的内存空间。
除了一些处理单元和内存以外，工程师还要处理芯片上的某些定制区域，这些区域可用来以硬件为中心实现各种功能。由于受经典 asic 和结构化 asic 的共同影响，用于这一区域的技术的选用将有所不同。如果芯片上有群集器的计算能力可供利用，则是否需要重新可编程尚不明朗。可能性很大的是，这种“芯片”实际将由至少两片组成—— 一片包含数字逻辑电路，另一片包含模拟电路。这种物理分割将是用不同的工艺分别制作数字和模拟逻辑电路所必需的。这一方法有几个优点：它能继续得益于新的加工技术；它使用大型的宏块；它可以让用户通过重新编程来使产品升级，从而降低一个产品系列在市场寿命期内的成本。
一直从事通用 cpu 业务的公司如 intel公司、amd公司、ti公司、motorola公司和 ibm公司，都可能进入 cod 市场，并提供强大的计算平台，各个系统公司可能会以它们首先使用大型主机，然后使用微型电脑，最后使用微处理器的方式使用这些平台。设计师的主要工作将从设计硅门电路转变为设计大多由软件实现的方法。这种方法尽管乍看起来是革命性的，但实际上却是过去几年来开发的各种技术与市场的演进。这些技术与市场领域包括可重配置的指令处理器、ip（知识产权）开发与销售、软/硬件协同设计（也称为 esl 设计，即电子系统级设计）、结构化 asic以及可重配置的硬件系统。
ibm 公司通过与 xilinx 签订包含 powerpc芯 核的分销协议，在ip市场上获得 了宝贵的经验。尽管大多数的反馈只是来自 fpga 产品，但客户也在 asic 产品中使用 fpga。在处理器芯核领域，arm 公司的标准处理器芯核处于领先地位，而tensilica 公司的可配置处理器则首屈一指。此外，coware公司 推出的 lisatek 系列产品，能帮助设计师开发专用处理器。tensilica公司报道说，它有好几个客户在一块芯片上使用多至 6个可配置处理器，并修改指令集，以便生产专用处理器。 synopsys 公司正在着重向 ip 市场进军。synopsys 公司主席兼首席执行官 aart de geus 说：“系统设计就是有系统地反复使用ip。”设计师很可能就是用 ip 来填充 cod 可配置部分中的大部分可用空间。这样，他们就可以利用经过验证的芯核来缩短开发时间，提高可靠性。
arteris公司 正在开发单片网络技术，该技术基于一种以获专利的交换结构方案，用来管理多用途数据包。该公司声称，它的方案与许多商用总线协议兼容，其中包括 ocp 和 amba。为了达到能使产品盈利的成品率水平，半导体制造商、eda 厂商以及最终用户将不得不合作开发产品，因为在使用 vdsm（极深亚微米）制造工艺时，在工作流程早期做出的设计决策将对产品可制造性程度造成影响。设计师必须更加熟悉制造工艺，而制造工程师也必须学会评估折衷的设计成本。正如你能看到的，vdsm 项目错综复杂，将需要把大量投资不仅用在开发方面，而且还要用在培训和项目管理方面。所以，在大多数情况下，制造可编程的标准部件要比单纯制造 asic 器件更有意义。
asic 设计的演进
virage logic 公司总裁兼首席执行官 adam kablamian 在今年 edac（电子设计自动化论坛）上演讲时指出：尽管 eda 是电子行业中最小的领域，但所有其它领域都要依靠它的能力才能成功。cod 产品的出现将增大 eda 市场的规模，因为用于这些产品的软件应用开发需求足以补偿 dfm 工具销售量的下滑。kablamian 还预计：随着edn 领域的供应商进入 sip（半导体知识产权）市场，与半导体领域相关的一些收入将转移至eda领域。sip是一个新术语，它取代“硬宏”来描述那些以“立即制造“的格式销售的芯核。sip的优点是半导体制造商已验证了sip的可制造性，因此，系统结构师可以马上把sip集成到设计中，而无需担心成品率问题。sip供应商将需要提供各种芯核的行为模型，tenisoneda 公司和 carbon design 公司都提供能产生可执行的模型的工具，两家公司可以推销这些模型，但却仍能保护原始设计的ip价值。
供应商产品收益分配上的大变化，将是前端工具收益增长，后端工具收益下降。dataquest 公司首席分析师 gary smith 几年前就预测 esl 市场会很快扩展并多样化。设计复杂度的增加要求工程师们在比 rtl 更高的抽象层次上工作，出于不同的，但却是重要的复杂性原因，半导体制造商必须加大对后端转换的控制。优化一个设计可制造性的复杂程度使 rtl 交接成为一项标准。支持这种方法的半导体制造商寥寥无几，因为许多客户仍然相信他们必须直接参与芯片的布局。但现在情况已经越来越明显，一旦设计师在物理综合输入的抽象层次上验证了一个设计的功能特性，熟悉制造问题的工程师就能更好地处理综合问题和布局布线问题。完成这种工作最佳人选在半导体制造商，而不在系统公司。结构化 asic 器件从自身的特性来讲就需要 rtl 交接。
行为综合也在经历一场变革。首先，业界用错了“行为”一词。根据 merriam-webster公司的在线词典，“行为”有三种基本定义，它们全都与生命体（人类或动物）有关。硬件没有行为，而是运行。制造商应该把将算法描述变换成硬件实现方法的工具称为“算法”综合。这一领域把mathworks 公司的 matlab 和 simulink 模型，而不是传统的 hdl 模型用作输入，正在dsp 设计方面展现出美好的前景。多年来，设计师们都使用这些工具开发 dsp 算法，然后不得不使用 verilog 或 vhdl 将设计重新输入，以完成设计综合。accelchip公司率先使用 matlab 作为 dsp 综合的输入，catalytic公司 随后也这样做，synplicity 公司现在已推出一些工具，可直接根据 matlab 和 simulink 描述生成设计的门电路级表述。
尽管形式验证技术取得了进展，但验证仍然是一个主要关心的问题。jasper design 解决了设计规范（而不是其实现方法）的验证，从而扩大了形式验证的范围。为了更好地支持功能验证，mentor graphics公司 推出了 一种可升级的验证产品，它支持数字、模拟、混合信号以及软/硬件仿真环境；cadence 推出了多语言 incisive 验证平台；synopsys公司 正在率先推出作为精选的电子系统设计探索语言的systemverilog。co-ware 公司试图利用其在 systemc 市场上的领先地位，但systemc语言正确仿真异步和并行硬件事件的能力有限，因此工程师们仅仅把它用来开发数字设计子集。一些eda 公司需要做出更大的努力，去了解软件工程师们的验证需求，以便利用系统解决方案中比重不断增大的软件内容。因为正推动和将会推动电子系统市场发展的许多消费类产品都取决于连接性，所以专们从事 rf 设计的公司，如 awr公司 和 agilent eesof公司，可能会在增加 eda 收益方面发挥重要作用。
当加工尺寸小于 90 纳米时，fpga 和结构化 asic 市场将会增长而传统的 asic市场将会下降。虽然xilinx公司 专心致志开发 fpga，但 altera公司 则已进入结构化 asic 市场。 fpga 的制造受制造商的控制，而器件结构则是标准的。因此，一旦设计师开发并验证了一种工艺，工程师就可以用它生产 fpga 器件。所以，设计师将享受因随心所欲地使用速度和容量都在不断提高的可编程器件所带来的好处。开发使用 fpga 系统的工具将与现在用来开发 asic 的工具一样复杂。因此， fpga 供应商开发自己的专有工具将变得将越来越不可取，而布局与布线工具是个例外。 传统 eda 供应商，如mentor graphics公司 和 synplicity公司，已证明这一市场是有利可图的。synopsys公司再次试图增加这一市场份额，而新进入这一市场的公司，如 celoxica公司、accelchip公司 和 catalytic公司，正在推出 fpga 设计技术。尽管 asic 工具的增长正在减速，而且`最终将由增长变为下降，但新的应用领域正在出现。eda 市场会随着其客户的性质而变化，但整体市场无疑将继续增长下去。
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