专家关于高速线路的布线问题解答(二)
11。（1）能否提供一些经验数据、公式和方法来估算布线的阻抗。（2）当无法满足阻抗匹配的要求时，是在信号线的末端加并联的匹配电阻好，还是在信号线上加串联的匹配电阻好。（3）差分信号线中间可否加地线
答：1.以下提供两个常被参考的特性阻抗公式： a.微带线(microstrip) z={87/[sqrt(er+1.41)]}ln[5.98h/(0.8w+t)] 其中，w为线宽，t为走线的铜皮厚度，h为走线到参考平面的距离，er是pcb板材质的介电常数(dielectric constant)。此公式必须在0.1<(w/h)<2.0及1<(er)<15的情况才能应用。 b.带状线(stripline) z=[60/sqrt(er)]ln{4h/[0.67π(t+0.8w)]} 其中，h为两参考平面的距离，并且走线位于两参考平面的中间。此公式必须在w/h<0.35及t/h100mhz）高密度pcb设计中的技巧?
答：在设计高速高密度pcb时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方：
1.控制走线特性阻抗的连续与匹配。
2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。
3.选择适当的端接方式。
4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。
5.利用盲埋孔(blind/buried via)来增加走线面积。但是pcb板的制作成本会增加。
在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。
20．电源滤波的讲究
问：请问，模拟电源处的滤波经常是用lc电路。但是，我发现有时lc比rc滤波效果差，请问这是为什么，滤波时选用电感，电容值的方法是什么？
答; lc与rc滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。 因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如rc。但是，使用rc滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。
电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果lc的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。
电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的esr/esl也会有影响。
另外，如果这lc是放在开关式电源(switching regulation power)的输出端时，还要注意此lc所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。
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答：在设计高速高密度pcb时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方：
1.控制走线特性阻抗的连续与匹配。
2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。
3.选择适当的端接方式。
4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。
5.利用盲埋孔(blind/buried via)来增加走线面积。但是pcb板的制作成本会增加。
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电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的esr/esl也会有影响。
另外，如果这lc是放在开关式电源(switching regulation power)的输出端时，还要注意此lc所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。
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