聊聊IC测试机（4）DFT PLL向量，ATE怎么用？
dft pll向量，ate怎么用？自动测试设备 (ate)对pll（锁相环）进行测试时，我们首先要明白pll在系统级芯片（soc）中的重要性。它是soc中关键的时钟或信号同步部件，其性能直接影响到芯片逻辑的正确运行。
在测试pll ip时，通常会有多个测试项目，如频率测试、相位噪声、锁定时间、稳定性、误差和漂移等。
但在soc的ate测试中，cp阶段通常只进行pll频率和锁定测试。
那么dft如何产生pll 测试pattern，以及ate如何根据这些pattern进行pll测试？
dft（design for test）是用于生成测试pattern以检测芯片功能和性能的技术。在生成pll（phase-locked loop）测试pattern的过程中，dft通过使用特定的算法和测试向量来生成测试pattern。这些测试pattern旨在模拟pll在不同条件下的行为，以确保芯片的pll功能正常。
ate（automated test equipment）是一种用于自动测试芯片性能和功能的设备。在测试pll时，ate会使用由dft生成的测试pattern来模拟芯片的输入，并监控芯片的输出以检查其功能是否正常。
这里的pattern指的是用于测试pll的特定数据序列。这些数据序列在测试过程中被发送到芯片的输入管脚，并在芯片的输出管脚比较相应的输出数据序列。通过比较预期输出和模拟输出，ate可以判断pll是否正常工作。
总之，dft通过生成测试pattern来模拟pll的行为，ate使用这些测试pattern来测试芯片的功能，并比较预期输出和模拟输出以判断芯片是否正常工作。
part01 : dft 产生 pll 向量dfter 每条pll向量配置要求：（参考下图）
a) jtag配置多个pll为对应的待测频点.
b) 配置div系数为最大，尽可能降低输出时钟的频率。
c) lock信号在tdo串行移出观测或者复用到io上。
d) 切换io复用后，pll div 信号将会输出到对应gpio上。
pll输出频率的要求：10m~50m之间。 why？
1.上限受限于gpio，在高于50m时，gpio的输出特性随频率升高而减弱，最好低于50m。（机台ps1600最高1.6g采样频率，不需要考虑奈奎斯特频率的限制。）
2.下限需要考虑到不同测试方法的测试时间的影响，比如给一个32k的钟，机台需要构造更长的采样向量。
part02 : ate如何测试pll两种方法： 时域和频域测试，如下：
方法1. ate time measurement unit ( tmu）测试。(时域，需要额外的tmu license，因此常不采用。)
实施步骤：ate 构造tmu task。tmu可以非常高精度地根据task设置trigger到上升沿的时刻，因此可以通过两个上升沿的差值计算出频率，支持多次采样，如下图所示：
方法2. 构造采样向量，离散傅里叶公式计算频谱，频谱的最大和第2大频率转换即为待测信号频率。(频域)a). 预先构造一条全l的向量，假设叫做pll_sample.b). 运行dft pll向量的测试项.运行后, 不复位的情况下dut此时稳定输出时钟信号。c). 运行预先构造好的向量pll_sample，收集fail cycle，也就是ate的error map。获得一串0/1组成的一维序列，如下图(点击可放大)：
d). 对获得一维序列进行汉明窗口卷积后，使用快速离散傅立叶变换获得频谱。通过频谱可以相当高精度的获得输出的频率，通过spec进行分bin。实际步骤：首先应用dsp_fft与汉明窗口。然后搜索频谱第一大主频kmax 和第二大频,(kmax-1 或者 kmax+1)。如图所示，第1大和第2大频率成为关键参数。
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dft（design for test）是用于生成测试pattern以检测芯片功能和性能的技术。在生成pll（phase-locked loop）测试pattern的过程中，dft通过使用特定的算法和测试向量来生成测试pattern。这些测试pattern旨在模拟pll在不同条件下的行为，以确保芯片的pll功能正常。
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这里的pattern指的是用于测试pll的特定数据序列。这些数据序列在测试过程中被发送到芯片的输入管脚，并在芯片的输出管脚比较相应的输出数据序列。通过比较预期输出和模拟输出，ate可以判断pll是否正常工作。
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a) jtag配置多个pll为对应的待测频点.
b) 配置div系数为最大，尽可能降低输出时钟的频率。
c) lock信号在tdo串行移出观测或者复用到io上。
d) 切换io复用后，pll div 信号将会输出到对应gpio上。
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1.上限受限于gpio，在高于50m时，gpio的输出特性随频率升高而减弱，最好低于50m。（机台ps1600最高1.6g采样频率，不需要考虑奈奎斯特频率的限制。）
2.下限需要考虑到不同测试方法的测试时间的影响，比如给一个32k的钟，机台需要构造更长的采样向量。
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方法2. 构造采样向量，离散傅里叶公式计算频谱，频谱的最大和第2大频率转换即为待测信号频率。(频域)a). 预先构造一条全l的向量，假设叫做pll_sample.b). 运行dft pll向量的测试项.运行后, 不复位的情况下dut此时稳定输出时钟信号。c). 运行预先构造好的向量pll_sample，收集fail cycle，也就是ate的error map。获得一串0/1组成的一维序列，如下图(点击可放大)：
d). 对获得一维序列进行汉明窗口卷积后，使用快速离散傅立叶变换获得频谱。通过频谱可以相当高精度的获得输出的频率，通过spec进行分bin。实际步骤：首先应用dsp_fft与汉明窗口。然后搜索频谱第一大主频kmax 和第二大频,(kmax-1 或者 kmax+1)。如图所示，第1大和第2大频率成为关键参数。
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