做好FPGA设计需要掌握哪些知识
成为一名说得过去的fpga设计者，需要练好5项基本功：仿真、综合、时序分析、调试、验证。
需要强调的一点是，以上基本功是针对fpga设计者来说的，不是针对ic设计者的。对于ic设计，我不懂，所以不敢妄言。
对于fpga设计者来说，练好这5项基本功，与用好相应的eda工具是同一过程，对应关系如下：
仿真：modelsim, quartus ii(simulator tool)
综合：quartus ii (compiler tool, rtl viewer, technology map viewer, chip planner)
时序：quartus ii (timeques t timing analyzer, technology map viewer, chip planner)
调试：quartus ii (signaltap ii logic analyzer, virtual jtag, assignment editor)
验证：modelsim, quartus ii(test bench template writer)
掌握hdl语言虽然不是fpga设计的全部，但是hdl语言对fpga设计的影响贯穿于整个fpga设计流程中，与fpga设计的5项基本功是相辅相成的。
对于fpga设计者来说，用好hdl语言的可综合子集可以完成fpga设计50%的工作——设计编码。
练好仿真、综合、时序分析这3项基本功，对于学习hdl语言的可综合子集有如下帮助：
通过仿真，可以观察hdl语言在fpga中的逻辑行为。
通过综合，可以观察hdl语言在fpga中的物理实现形式。
通过时序分析，可以分析hdl语言在fpga中的物理实现特性。
对于fpga设计者来说，用好hdl语言的验证子集，可以完成fpga设计另外50%的工作——调试验证。
搭建验证环境，通过仿真的手段可以检验fpga设计的正确性。
全面的仿真验证可以减少fpga硬件调试的工作量。
把硬件调试与仿真验证方法结合起来，用调试解决仿真未验证的问题，用仿真保证已经解决的问题不在调试中再现，可以建立一个回归验证流程，有助于fpga设计项目的维护。
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通过综合，可以观察hdl语言在fpga中的物理实现形式。
通过时序分析，可以分析hdl语言在fpga中的物理实现特性。
对于fpga设计者来说，用好hdl语言的验证子集，可以完成fpga设计另外50%的工作——调试验证。
搭建验证环境，通过仿真的手段可以检验fpga设计的正确性。
全面的仿真验证可以减少fpga硬件调试的工作量。
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